第三组全加减器05.docx

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第三组全加减器05

课程设计（论文）

课程名称：

数字电子技术基础

题目：

全加（减）器的设计

院（系）：

机械电子工程系

专业班级：

电信0901

姓名：

詹志鹏

学号：

200906030105

指导教师：

史毅敏

2011年12月30日

全加（减）器

一、全减器是两个二进制的数进行减法运算时使用的一种运算单元。

最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。

二、全加器是两个二进制的数进行加法运算时使用的一种运算单元。

最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。

我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。

关键词：

全减器，全加器，选择器，译码器，Multisim

1设计任务………………………………………………………3

2设计方案………………………………………………………3

3电路设计………………………………………………………8

4整体电路图的仿真测试及性能检测…………………………10

5收获与心得体会………………………………………………12

6参考书目………………………………………………………13

全加（减）器

第一部分设计任务

1、实验目的：

（1）了解全加器和全减器的原理及逻辑功能，掌握全加器和全减器用途，熟悉全加器和全减器之间的相同点和不同点。

（2）了解译码器和选择器的原理及逻辑功能，掌握译码器和选择器用途，熟悉如何用译码器和选择器设计全加器和全减器。

（3）了解Multisim的工作特点，掌握Multisim设计方法，并用它设计出全加器和全减器。

2、实验要求：

我们的设计题目是采用Multisim设计一个全加（减）器，（当X=0实现加法运算；当X=1实现减法运算），用译码器和选择器分别实现。

第二部分设计方案

一、实验原理：

（一）全加器是两个二进制的数进行加法运算时使用的一种运算单元。

最简单的全加器是采用本位结果和借位来显示，二进制中是逢二进一，所以可以使用两个输出变量的高低电平变化来实现加法运算。

1、元器件介绍

译码器：

译码是编码的逆过程，译码器的逻辑功能是将输入二进制代码的原意“译成”相应的状态信息。

译码器有两种，一类是变量译码器，也称唯一地址译码器，常用于计算机中将一个地址代码转换成一个有效信号；另一个是显示译码器，主要用于驱动数码管显示数字或字符。

我们主要使用二进制译码器，二进制译码器的主要应用于实现逻辑函数，实现存储系统的地址译码，带使能端的译码器可用于数据分配器或脉冲分配器。

其中，我们使用3-8译码器。

3-8译码器有3位输入，八位输出。

图一为74LS138的逻辑符号。

其中，

、

为地址输入端，

为高位；

——

为状态输出端，低电平有效；

、

为使能端。

只有当

为高电平，

、

都为低时，该译码器才有有效状态信号输出；若有一个条件不满足，则译码器不工作，输出全为高。

图一3-8译码器

选择器：

数据选择器又称多路选择器（Multiplexer，简称MUX），它有n位地址输入、

位数据输入、一位输出。

每次在地址输入的控制下，从多路输入数据中选择一路输出，其功能类似于一个单刀多掷开关。

数据选择器主要用于实现多路信号的分时传送，实现组合逻辑函数，实现并行数据到串行数据的转换，产生序列信号。

本次设计我们使用的是双4选1MUX选择器。

图2是将一片双4选1MUX扩展为8选1MUX的逻辑图。

图中，

是8选1MUX地址端的最高位，

是最低位。

图二双4选1MUX选择器

2、用三八译码器设计全加器

如下Ai为被加数，Bi为加数，相邻低位来的进位数为Ci-1，输出本位和为Si。

向相邻高位进位数为Ci

表一真值表

输入

输出

Ci-1

根据真值表可以列出S和Ci

Ci=

再用两个与非门将S和Ci输出，就做成用三八译码设计全加器

3、用双4选1MUX设计全加器

采用双4选1MUX，将地址输入端（两块公用）A1、A0分别接两个要相加的数A、B，第一块的数据端D3、D0接低位进位信号Ci-1，D2、D1接低位进位信号Ci-1的反变量。

第二块的数据端D3接1、D1、D2接低位进位信号Ci-1，D0接0。

这样就用双4选1MUX设计成了全加器。

（二）全减器是两个二进制的数进行减法运算时使用的一种运算单元。

最简单的全减器是采用本位结果和借位来显示，二进制中是借一当二，所以可以使用两个输出变量的高低电平变化来实现减法运算。

全减器真值表如下：

其中Ai和Bi表示二进制数的第i位，Si表示本位最终运算结果，即就是低位向本位借位或本位向高位借位之后的最终结果，Ci-1表示低位是否向本位借位，Ci表示本位是否向高位借位。

表二全减器真值表

输入

输出

Ci-1

1、用3-8译码器设计全减器：

根据真值表可以列出Si和Ci

Si=

Ci=

再用两个与非门将Si和Ci输出，就做成用三八译码设计全减器

2、用双4选1MUX设计全减器

第二块的数据端D3接1、D1、D2接低位进位信号Ci-1，D0接0。

这样就用双4选1MUX设计成了全减器。

2、实验原理图

设计原理图如图三、四所示

图三译码器设计全加（减）器原理图

图四选择器设计全加（减）器原理图

第三部分电路设计

1、选择合适的电器元件

我们选择了VSS为5V的电源，Key=A开关，7406N非门，7432N或门，74LS151D4选1MUX，74LS153D双4选1选择器，DVD_HEX_GREEN显示器，GND接地等元件以及足够的连线作为选择器设计全加（减）器的电器元件。

在Multisim中我们选择了VSS为5V的电源，Key=A开关，74LS138N型号的3-8译码器，74AS30M与非门，DVD_HEX_GREEN显示器，GND接地等元件以及足够的连线作为译码器设计全加（减）器的电器元件。

2、使用Multisim设计全加（减）器电路图

全加（减）器电路设计图如图五、六所示

图五选择器设计全加（减）器

图六译码器设计全加（减）器电路图

第四部分整体电路图的仿真测试及性能检测

1、电路的安装调试（仿真）

电路设计成功以后，通过对X开关的控制来选择全加器还是全减器，当X=0时，电路为全加器，当X=1时，电路为全减器。

经过调试，电路性能良好，可以进行电路的性能进行测量了。

2、性能指标测量及记录

1）全加器电路测试结果如图七所示

表三全加器电路测试结果

输入

输出

Ci-1

经测试，在全加器中，当输入为1、2、4、7时，Si=1；当输入为3、5、6、7时，Ci=1。

2）全减器电路测试结果

表四全减器电路测试结果

输入

输出

Ci-1

经测试，在全减器中，当输入为1、2、4、7时，Si=1；当输入为1、2、3、7时，Ci=1.

通过上述测试数据的情况，符合设计原理所要求的条件。

第五部分收获与心得体会

在本次课设中，我发现很多的问题，给我的感觉就是很难，很不顺手，看似很简单的电路，要动手把它给设计出来，是很难的一件事，主要原因是我们没有经常动手设计过电路，还是资料的查找也是一大难题，这就要求我们在以后的学习中，应该注意到这一点。

这也激发了我今后努力学习的兴趣，我想这将对我以后的学习产生积极的影响。

其次，这次课程设计让我充分认识到团队合作的重要性，只有分工协作才能保证整个项目的有条不絮。

另外在课程设计的过程中，当我们碰到不明白的问题时，指导老师总是耐心的讲解，给我们的设计以极大的帮助，使我们获益匪浅。

因此非常感谢老师的教导。

通过这次设计，我懂得了学习的重要性，了解到理论知识与实践相结合的重要意义，学会了坚持、耐心和努力，这将为自己今后的学习和工作做出了最好的榜样。

我觉得作为一名软件工程专业的学生，这次课程设计是很有意义的。

更重要的是如何把自己平时所学的东西应用到实际中。

虽然自己对于这门课懂的并不多，很多基础的东西都还没有很好的掌握，觉得很难，也没有很有效的办法通过自身去理解，但是靠着这一个多礼拜的“学习”，在小组同学的帮助和讲解下，渐渐对这门课逐渐产生了些许的兴趣，自己开始主动学习并逐步从基础慢慢开始弄懂它。

通过本次的课程设计，巩固了我们学习过的专业知识，也使我们把理论与实践从真正意义上相结合看起来。

考验我们相互借助互联网搜集、查阅相关文献资料和组织材料的综合能力；从中可以自我测验，认识到自己哪方面有欠缺、不足，以便于在日后的学习中得以改进、提高。

第六部分参考书目

陈书开主编.基于计算机组成与系统结构.武汉：

武汉大学出版社，2005.8

单立军主编.基于计算机组成原理.西安：

电子工业出版社

李景华主编.基于数字逻辑与数字系统.西安：

电子工业出版社

陈鸽主编.基于数字电路逻辑设计.北京：

高等教育出版社，2006

冯毛官主编.基于数字电子技术基础.西安：

西安电子科技大学出版社

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