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硬件培训电平doc
电平简介
-内部培训资料
（一）
电平
概述
作为一个硬件设计工程师，了解我们现在常用器件的输入输出电平相关的知识是十分必要的。
主要分为两大类，单端电平和双端电平。
双端电平常用在传输高速信号的场合，以差分的形式在两条传
输线上传送。
单端电平常用在普通的信号线，一般速率不太高（通常指低于100MHz的传输速率）。
对于双端电平，我们着重将在高速信号以及电平匹配的时候再作详细说明，这里先讨论单端的电平。
单端的电平有很多种如：
TTL、CMOS、LVTTL、LVCMOS、
RS232、GTL、GTL+、HSTL、OC门、OD门等等。
目前常用的单端电平主要有两种：
们的门电路原理十分相似，不同的就是TTL是由三极晶体管构成的逻辑门，而CMOS则是由场效应管构成。
也正是因为构造上的这些差异，使得它们的咼电平，低电平，以及判决电压都有不同。
TTL电平和CMOS电平。
他
Vc
VCC
VCC
DT1
OUTPUT
Vgs
OUTPUT
©T2
图1、图2是这两种电平的输出门的简单模型，上下二个门轮流打开，输出高低电平。
根据供电的不同，通常有5V和3.3V二种。
由于5V供电的芯片功耗较大，速度相对3.3V的较慢，因此目前常用的都是3.3V供电的LVTTL以及LVCMOS电平，5V的器件已经很少使用了。
但是为了相互的兼容，现在的芯片生产厂家的
3.3V器件一般都能容忍5V的输入电压（一般情况下，芯片的数据手
册会说明该芯片的输入管脚是否能容忍5V的输入）。
我们平时说的
TTL以及CMOS电平，一般就是指3.3V供电的LVTTL和LVCMOS电平。
不作特殊解释。
图3说明了为什么3.3V的器件的速度可以比5V得快。
图3
因为器件的上升下降斜率（dv/dt）是由工艺水平决定的，不可能随心所欲地增大，在相同的dv/dt的条件下，3v3的电平因为摆幅比5v的电平来得小，所以上升/下降所需要的时间就比较小，所能达到的最大频率就比较高。
顺便提一下：
大规模集成芯片为了降低功耗，往往采用I/O管脚为3V3/5V，而内核的采用低电压供电（如2.5V/1.8V/1.5V等）的方式，通过这种方式来降低芯片本身的功耗，从而缓解散热问题。
电平驱动
对于管脚的驱动能力，主要从电流驱动和电压驱动两个方面去考虑。
从电流角度来说，输出管脚还分为高电平驱动能力（Ioh）以及低电平驱动能力（lol）。
大多数器件来说，它们的输出管脚都是低电平驱动能力大于高电平驱动能力（在信号质量的测试过程中，我们往往会发现信号波形的下冲比上冲来得大的原因所在）。
Ioh/lol这二个指标一般芯片资料上都会有，但是我们平时并不是很关注这个指标，因为在大部分的情况下，Ioh/lol的值一般在mA级别，而输入管脚需要的的电流一般在uA，甚至nA级别，所以静态驱动能力一般情况下都没有问题，也就是一个输出门可以驱动很多个输入门。
但是在一些特殊的情况下，我们还是需要关注这些指标，如：
a、
b、
需要大电流驱动的电路（如驱动继电器），那么我们就必须关注这个指标，如果输出门的驱动能力不足，可能无法提供足够的电流，也可能导致高电平高不上去，低电平低不下来的现象，甚至导致输出门的损坏。
还有，如果输入门对信号的上升沿和下降沿的速度（斜率）有要求的情况下，我们就必须考虑一个输出门能否带动很多个输入门。
因为每一个输入门都会有一个等效的输入电容Cp,如果带的门比较多，贝U总的Cp就比较大，最终导致信号上升沿和下降沿的比较缓。
这就是为什么对于信号频率比较高的情况下，一个输出门并不能带很多个输入门的原因之一（当然，还有其他原因，如下文将会说的反射问题）。
补充说明几点：
a输入门的等效输入电容Cp：
—般情况下这个寄生电容比较小，一般是pF级别的，一个管脚支持的速率越高，那么它的Cp就必须做得越小，这就是一个管脚的速度不能随心所欲做得很高的原因之一，因为寄生电容不可能无限小。
同时，Cp越小，那么抗静电
的能力就越弱（当然，目前芯片的抗静电并非完全靠Cp,还有一些防静电电路）。
b从门的结构来说，高电平驱动的时候，连接VCC的晶体管/MOS管导通，如果在输出管脚短路到GND上，会产生从VCC到GND的大电流，可能将芯片烧坏，所以，芯片实现的时候晶体管的集电极接一个有源电阻，起到抑制电流的作用，当然连接到GND的晶体管的也采取了类似的措施，以保证不会因为电流过大而烧坏芯片。
从电压驱动的角度来说，一个输出门也有二个指标：
Voh、Vol，它
们决定了这个门输出的高电平和低电平的范围。
这二个指标一般情况下我们会与输入门判决电平（Vil、Vih、Vt）这三个指标来一起判断这个输出门与输入门能否对接。
输入判决
uA甚至是
lil、lih），只
Vih、Vt
Vil、
对于输入门来说，无论是三极管还是MOS管，原理也基本一致。
都是根据输入电平的高低，来切换输入晶体管的导通和截止。
而三极管基极（场效应管的栅极）电流都是非常小的，在nA级别，因此，基本上很少考虑驱动电流的问题（即判断输入电压能否满足输入门的判决门限。
即：
输入门要解决的一个关键问题就是电平的判决。
即输入信号的
电平上升/下降到多少的时候，芯片内部逻辑就可以稳定地判断为“0”或者“1”，
Vil：
输入电平低于Vil，贝内部逻辑就能稳定判断为“0”电平。
则信号能被稳定判断为“1”
Vt:
输入电平低于Vt，则信号被判断为“0”的概率比较高，如果输入电平高于Vt，则信号被判断为“1”的概率比较高。
Vih:
输入电平高于Vih，
可见，当输入信号电平在
Vil与Vih之间的时候，存在不确定
/或者下降沿存在台阶（即不单调）并
性。
如果一个输入信号在上升
且这个台阶出现在Vt附近，那么内部逻辑可能出现多一个毛刺的现象，如图5所示。
如果一个输入信号是单调上升/下降的话，芯片内部逻辑不会出现毛刺。
内部信号
图5
如果出现台阶的信号在芯片内部做为D触发器的锁存或者时钟信号的话，那么出错就无法避免了。
这是一种致命问题，务必解决。
如果该信号是一个数据线，虽然不存在锁存错误数据或者节拍出错的问题，但是会影响建立时间或者保持时间，因为数据稳定的时间段减少。
对于频率比较低的信号，台阶导致的建立/保持时间缩短并不明显，但是对于77M以上的信号来说就要引起足够的重视了。
至于台阶形成的原因，以及如何消除台阶等问题，我们将在讲述传输线匹配时再作详细说明。
关于常用的TTL和CMOS器件的Voh、Vol、Vt的数值，由下表给出。
需要注意的是：
这里给出的是通用的一下器件的特性，不代表所有的器件，具体用到的芯片要根据芯片资料来作出判断。
比较项目
GND
Vol
Vil
Vt
Vih
VOH
Vcc
5VCMOS
0
0.5
1.5
2.5
3.5
4.44
5
5VTTL
0
0.4
0.8
1.5
2
2.4
5
3.3VTTL，LVC，ALVT等
0
0.4
0.8
1.5
2
2.4
3.3
这里还有一点说明：
当台阶出现在限定值以外（Vol〜Voh之
外），那么这个台阶应该算是安全的，例如，Vih—Vt=2-1.5=0.5V,也就是说，干扰要大于0.5V才可能造成误判（如果存在这么大的干扰，就务必解决干扰问题）。
但是如果台阶虽然不在Vt附近，但是
在Vol〜Voh之内，那么这个台阶将会比较有威胁性，因为即使平时不会出现毛刺，但是一旦有干扰叠加，就台阶完全可能出现在Vt附
近，那么毛刺总是有可能出现的。
时序
平时我们测试信号质量的时候，还有一个很重要的项目，那就是测试时序，也就是信号的建立/保持时间。
我们分二种情况来探讨时序问题。
1芯片外部的时序问题
CLK
芯片内部
图6是芯片内部D触发器对接的示意图。
它的工作原理是利用D触发器的输出数据总会比时钟总有一个delay，在加上数据走的一般是普通的线，而时钟一般走的是快速的线
（如全局时钟线、长线等），这就保证了数据只能比时钟落后，不可能超前，就是利用这个delay做为数据的保持时间。
（这种上升沿打出、上升沿接收方式在芯片内部经常采用）
需要注意的是：
a如果不能保证时钟比数据快，这种方式是不能正常工作的。
b如果时钟虽然是同源的，但是不是同一个时钟（即时钟虽然同频，但是不能保证同完全相位，如经过的路径不同），上面这种方式也是不一定正常工作的。
CLK
芯片内部
2、芯片与芯片之间的时序问题
芯片之间
图7是芯片与芯片之间时序时序模型图，由于时钟和数据之间存在不同的delay，所以无法保证时钟比数据一定超前，那么采用上升沿打出，上升沿接收的方式，就不一定可靠。
具体还得分析芯片资料和实测来判断。
在实测的过程中我们认为，较好的时序关系应当是时钟采样点的位置应当在数据中间偏后的位置，因为一般情况下，芯片要求的建立时间比保持时间来得长，所以在能满足芯片资料上要求的建立时间和保持时间的前提下，我们尽量让建立时间比较充裕（这是一个一般的原则，非绝对）。
如下图情况，没有一个沿在数据的正中间，如果上升沿采样和下降沿采样建立时间和保持时间都能满足要求，并且有一定的余量，那么我们会更趋向于选择下降沿采样（建立时间比较长的那一种）。
hold
I
setup
II
I
*!
I
hold
II
iSetU^*
图9
对于有台阶的信号，测试建立时间和保持时间的时候，我们必须刨除台阶所造成的不稳定。
这样如果台阶比较严重的话，建立时间和保持时间将会比较小，如下图示。
m
内部信号
CLK
i—rSETUTlhold
——A——
图10
3.3V和5V芯片对接问题
现在许多3.3V的芯片，都基本支持5V的输入（是否支持5V的输入，芯片资料里会说明，如果没有说明是5V、3v3兼容输入的话，那么很可能不支持5V输入，务必注意，虽然短期之内也许能正常工作，但是无法保证芯片的寿命），但是也会遇到不能兼容这种情况。
这个问题分为两步来讨论：
5V输出，3V3接收：
A、果只有少数几个管脚，那么可以通过电阻分压的方式，即在输出端串接电阻，接收端下拉，然后根据两个电阻的比值，将电平控制在接受容限以内。
B、如果管脚很多，可以通过一些驱动芯片来进行转换，例如有一种245，收发二侧I/O的供电可以分开。
这样就可以转接不同的电平。
C、如果输出是OC/OD门，则直接在接收端加上拉电阻（接到接收端所用的电源）即可，但是适用的频率比较低。
3V输出，5V接收：
对于TTL的芯片，可以直接相连，请参考表格中的Vil、Vih、Vt、Vol、Voh值。
而对于CMOS的芯片，则要根据Vil、Vih、Vt、Vol、Voh来进行判断是否能够对接。
具体请自行查资料。
其他类型的电平简介
除了我们介绍过的TTL/CMOS的几种电平之外，平时我们还会碰到其他类型的电平形式，在此顺便一提，希望在平时工作中多加留意。
1、RS232:
在计算机接口中经常使用的，它的电平幅度有12V左右，也有一些输出幅度为5V的，目前我们OAMP上用的RS232接口输出幅度都是5V的。
2、GTL、GTL+:
这是一种低摆幅的电平，所以速度可以做得比较快（相对TTL/CMOS电平来说），驱动能力强，适用于背板驱动。
它的输出类似于OD门输出，输出摆幅在0〜1.5V之间，高电平必须靠50欧姆上拉到1.5V来实现，并且源端和末端都需要上拉50欧姆，同时末端的50欧姆起到匹配的作用，。
最大的缺点就是功耗很大，特别是1.5V的电源功耗特大。
（目前我们系统中没有使用）
3、HSTL电平：
这种电平也是一种低摆幅的电平，目前我们的QDR芯
片（以太网单板上）就是用的这种电平。
输出幅度在0〜1.5V，于
GTL电平不同的是，匹配采用50欧姆（放在末端）拉到中间电平
（0.75V左右）。
4、OC门/OD门：
简单地理解就是把TTL/CMOS门电路中的上面一个管子去掉，这样输出的高电平完全就依赖于外面上拉电阻了。
中断信号一般都是用OC/OD门，因为OC/OD门可以很方便地并接在一起，减少中断线的个数。
所以中断一般都要求上拉。
（提醒，并不是所有芯片的中断都是OC/OD门的，可以并在一起，必须看芯片资料说明）
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