加法器实验报告正式版.docx

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加法器实验报告正式版

加法器实验报告正式版

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加法器实验报告正式版

下载提示：

此报告资料适用于某一时期已经做过的事情，进行一次全面系统的总检查、总评价，同时也是一次具体的总分析、总研究,找出成绩、缺点和不足，并找出可提升点和教训记录成文，为以后遇到同类事项提供借鉴的经验。

文档可以直接使用，也可根据实际需要修订后使用。

　　篇一：

加法器实验报告

　　实验__一__

　　【实验名称】

　　1位加法器

　　【目的与要求】

　　1.掌握1位全加器的设计2.学会1位加法器的扩展

　　【实验内容】

　　1.设计1位全加器

　　2.将1位全加器扩展为4位全加器3.使4位的全加器能做加减法运算

　　【操作步骤】

　　1.1位全加器的设计

（1）写出1位全加器的真值表

（2）根据真值表写出表达式并化简

　　（3）画出逻辑电路

　　（4）用quartusII进行功能仿真，检验逻辑电路是否正确，将仿真波形截图并粘贴于此

　　（5）如果电路设计正确，将该电路进行封装以用于下一个环节2.将1位全加器扩展为4位全加器

（1）用1位全加器扩展为4位的全加器，画出电路图

（2）分别用两个4位补码的正数和负数验证加法器的正确性（注意这两

　　个数之和必须在4位补码的数的范围内，这两个数包括符号在内共4位），用quartusII进行功能仿真并对仿真结果进行截图。

　　3.将4位的全加器改进为可进行4位加法和减法的运算器

（1）在4位加法器的基础上，对电路进行修改，使该电路不仅能进行加

　　法运算而且还能进行减法运算。

画出该电路

（2）分别用两个4位补码的正数和负数验证该电路的正确性（注意两个

　　数之和必须在4位补码的数的范围内），用quartusII进行功能仿真并对仿真结果进行截图。

　　【附录】

　　篇二：

加法器的基本原理实验报告

　　一、实验目的

　　1、了解加法器的基本原理。

掌握组合逻辑电路在QuartusⅡ中的图形输入方法及文本输入方法。

　　2、学习和掌握半加器、全加器的工作和设计原理

　　3、熟悉EDA工具QuartusII和Modelsim的使用，能够熟练运用VrilogHDL语言在QuartusII下进行工程开发、调试和仿真。

　　4、掌握半加器设计方法

　　5、掌握全加器的工作原理和使用方法

　　二、实验内容

　　1、建立一个Project。

　　2、图形输入设计：

要求用VHDL结构描述的方法设计一个半加器

　　3、进行编译，修改错误。

　　4、建立一个波形文件。

（根据真值表）

　　5、对该VHDL程序进行功能仿真和时序仿真Simulation

　　三、实验步骤

　　1、启动QuartusⅡ

　　2、建立新工程NEWPROJECT

　　3、设定项目保存路径＼项目名称＼顶层实体名称

　　4、建立新文件BlokDiagram/SchematicFile

　　5、保存文件FILE/SAVE

　　6、原理图设计输入

　　元件符号放置通过EDIT_>SYMBOL插入元件或点击图标

　　元件复制

　　元件移动

　　元件转动

　　元件删除

　　管脚命名PIN_NAME

　　元件之间连线（直接连接，引线连接）

　　7、保存原理图

　　8、编译：

顶层文件设置，PROJECT_>SetasTop_Level

　　开始编译processing_>StartCompilation

　　编译有两种：

全编译包括分析与综合（Analysis&Synthesis）、适配（Fitter）、编程（assembler）时序分析（ClassicalTimingAnalysis）4个环节，而这4个环节各自对应相应菜单命令，可单独发布执行也可以分步执行

　　9、逻辑符号生成FILECreat/_update_>createSymbolFileforCurrentFile

　　10、仿真

　　建立仿真wenjian

　　添加需要的输入输出管脚

　　设置仿真时间

　　设置栅格的大小

　　设置输入信号的波形

　　保存文件，仿真

　　功能仿真：

主要检查逻辑功能是否正确，功能仿真方法如下：

　　1TOOL/SIMULATORTOOL,在SIMULATORMODE下选择Functional,在SIMULATIONINPUT栏中指定波形激励文件，单击GencratorFunctionalSimulatorNetist,生成功能仿真网表文件。

　　四、实验现象

　　任务1:

逻辑符号生成

　　任务2：

采用基本逻辑门电路设计，异或设计半加器

　　任务3、全加器设计

　　逻辑符号：

　　原理图：

　　结果：

　　任务4、用半加器，设计全加器

　　五、实验体会

　　通过这次实验，初步熟悉了VHDL语言的原理图设计输入。

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