基于EDA技术的三角波信号发生器.docx
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基于EDA技术的三角波信号发生器
基于EDA技术的三角波信号发生器
摘要：
信号发生器是科研及工程实践中最重要的仪器之一，以往多用硬件组成，系统结构比较复杂，可维护性和可操作性不佳。
随着计算机技术的发展，信号发生器的设计制作越来越多地使用计算机技术，种类繁多，价格、性能差异很大。
在各种类信号发生器中，三角波信号发生器是最普通的一类。
其原因除了三角信号容易产生，容易描述，还是比较广泛的载波信号。
显然，由于信号发生器的性能，被测器件、设备各项性能参数的测量质量，将直接依赖于信号发生器的性能。
关键词：
EDA技术；三角波信号发生器；电路原理图
中图分类号：
R857，3 文献标识码：
A
文章编号：
1672―0407（2011）09―026―14
1.1 本课题目前发展状况
在研制、生产、测试和维修各种电子器件、部件以及整机设备时，都需要有信号源，由它产生不同频率、不同波形。
有的将电压、电流信号并加到被测器件、设备上，用其他测量仪器观察、测量被测者的输出响应，以分析确定他们的性能参数。
这种提供测试用电信号的装置，统称为信号发生器，用在电子测量领域，也称为测试信号发生器。
和示波器、频谱分析仪等一样，信号发生器是电子测量领域中最基本、应用最广泛的一类电子仪器。
除了在电子技术尤其是电子测量方面的应用外，信号发生器在其他领域也有很广泛的应用，例如机械部门的超声波探伤，医疗部门的超声波诊断、频谱治疗仪等。
信号发生器是输出供给量的仪器，它产生频率、幅度、波形等主要参数都可调节的信号，有以下作用：
1测元件参数。
如电感，电容的值及品质因数、损耗角等。
2 测网络的幅频特性、相频特性。
连续改变信号源的频率，用示波器或电压表测网络的响应，属于稳态激励、点频测试。
3 测接收机。
信号源发出射频已调波，测接收机的灵敏度、选择性、AGC范围等指标。
4 测量网络的瞬态响应。
用方波或窄带脉冲激励，测网络的响应、冲击响应、时间等。
5 校准仪表。
输出频率、幅度准确的信号，校准仪表的衰减器、增益及刻度。
此外信号源在调试雷达、电视、多路通讯系统和电子计算机、检修电子仪器也是十分重要的设备。
1.2 课题的提出与意义
信号发生器是科研及工程实践中最重要的仪器之一，以往多用硬件组成，系统结构比较复杂，可维护性和可操作性不佳。
随着计算机技术的发展，信号发生器的设计制作越来越多地使用计算机技术，种类繁多，价格、性能差异很大。
在各种类信号发生器中，三角波信号发生器是最普通的一类。
其原因是三角信号容易产生，容易描述又是比较广泛的载波信号。
显然，由于信号发生器的性能，被测器件、设备各项性能参数的测量质量，将直接依赖于信号发生器的性能。
如果波形发生器单纯地以单片机89C51为核心而设计，则很难通过滤波电路在示波器上显示出波形图。
但近年来随着数字电子技术的飞速发展和电子设计技术的不断提高，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。
这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件那样方便快捷。
这一切极大地改变了传统的数字系统设计方法，设计过程和设计观念。
1.3 本课题设计内容
本文将介绍的是利用EDA工具软件，VHDL语言设计实现的三角波发生器。
该波形发生器主要是通过外部输入信号的不同而引起三角波形幅值的变化。
本系统是以FPGA为核心，以单片机为主要控制器件，采用FPGA中的波形发生器控制电路对外来控制信号和高速时钟信号进行分频控制，再通过D／A转换，将数字信号转换为模拟信号，从而可在示波器上显示出三角波形。
本设计主要是依靠功能强大的计算机，在EDA工具软件平台上，对以硬件描述语言VHDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、化简、分割、综合、优化和仿真，直至下载到可编辑逻辑器件FPGA芯片中，实现既定地电子电路设计功能。
通过EDA软件平台来完成对系统硬件功能地实现，极大地提高了设计效率，缩短了设计周期，节省了设计成本。
如图1-1所示（是设计的方框图）
2.1 硬件选择
2.1.1 EDA处理模块
方案1：
FPGA部分采用EPFl0K30器件，用传统的直接频率合成器。
这种方法能实现快速的频率变换，具有低相位噪声以及所有方法中最高的工作频率。
但由于采用大量的倍频、分频、混频和滤波环节，导致直接频率合成器的结构复杂、体积庞大、成本高，而且容易产生过多的杂散分量，难以达到较高的频谱纯度。
更重要的是，这种方法只能实现正弦波，或者进而进行积分、微分等方法实现方波、三角波等标准波形，而对于我们所要求的任意波形却无法实现。
方案2：
FPGA部分采用EPFl0K30器件。
利用锁相环，将压控振荡器的输出频率锁定在所需频率上。
这种频率合成器具有很好的窄带跟踪特性，可以很好的选择所需频率信号，抑制杂散分量，并且避免了大量的滤波器，有利于集成化和小型化。
但由于锁相环本身是一个惰性环节，锁定时间较长，故频率转换的时间较长。
而且，由模拟方法合成的三角波的参数，如幅度、频率和占空比都很难控制。
除此之外，同方案1类似，此方案也无法实现任意频率的波形的输出。
方案3：
FPGA部分采用EPFl0K30器件。
用64个点来构成这个三角形，由键盘输入的数值来改变三角形的频率、幅度、占空比的变化，经D／A转换，在示波器上可得所需波形。
这样去设计具有相对带宽很宽，频率转换时间极短，频率分辨率可以做到很高等优点；另外，全数字化结构便于集成，输出频率、幅度、占空比均可实现程控，而且理论上能够实现任意频率的三角波波形，可以全面的满足本题目的要求。
因此采用此种方案。
2.1.2 单片机键盘显示处理模块
方案：
用单片机AT89C51直接与按键相连，串口接LED显示电路。
此种方法硬件电路简单易懂。
2.2 用Protel制图的基本操作
电路原理图的设计过程一般可以按照图2-1所示的流程图进行
具体说来可以分为以下的步骤：
（1）设置图纸：
根据实际电路的复杂程度来设置图纸的大小，设置图纸的过程实际是一个建立工作平面的过程。
（2）放置元件：
这个阶段，就是用户根据实际电路的需要，从元件库里取出所需的元件放置到工作平面上。
用户可以根据元件之间的走线等联系对元件在工作平面上的位置进行调整、修改，并对元件的编号、封装进行定义和设定等，为下一步工作打好基础。
（3）原理图的布线：
该过程实际就是一个画图的过程。
用户利用ProtelDXP提供的各种工具、指令进行布线，将工作平面上的器件用具有电气意义的导线、符号连接起来，构成一个完整的电路原理图。
（4）编辑与调整：
在这一阶段，用户利用Prote]DXP提供的各种强大功能对所绘制的原理图进行进一步地调整和修改，以保证原理图的美观和正确。
这就需要对元件位置的重新调整，导线位置的删除、移动，更改图形尺寸、属性及排列。
（5）进一步完善用户在此阶段，可以充分利用Prote]DXP的强大功能来对原理图进行进一步的补充和完善。
如利用ProtelDXP的绘图工具绘制一些不具有电气意义的图形或者加入一些文字说明等。
（6）原理图的输出该部分是对设计完的原理图进行存盘、输出打印，以供存档。
这个过程实际是对设计的图形文件输出的管理过程，是一个设置打印参数和打印输出的过程。
印制电路板设计的流程图（如图2-2所示）
具体步骤如下：
（1）规划电路板：
在绘制印制电路板之前，用户要对电路板有一个初步的规划，比如说电路板采用多大的物理尺寸，采用几层电路板，是单面板还是双面板，各个器件采用何种封装形式及其安装位置等。
这是一项极其重要的工作，是确定电路板设计的框架。
（2）设置参数：
参数的设置是电路板设计的非常重要的步骤。
设置参数主要是设置元器件的布置参数、板层参数、布线参数等等。
一般说来，有些参数用其默认值即可，有些参数在使用过ProtelDXP以后，即第一次设置后，以后几乎无须修改。
（3）装入网络表及元件的封装：
网络表是电路板自动布线的灵魂，也是电路原理图设计系统与印制电路板设计系统的接口。
这一步也是非常重要的环节。
只有将网络表装入之后，才可能完成对电路板的自动布线。
元器件的封装就是元器件的外形，对于每个装入的元器件必须有相应的外形封装，才能保证电路板布线的顺利进行。
（4元器件的布局：
元器件的布局可以让ProtelDXP自动布局。
规划好电路板并装入网络表后，用户可以让程序自动装入元件，并自动将元件布置在电路板边框内。
ProtelDXP也可以让用户手工布局。
元件的布局合理，才能进行下一步的布线工作。
（5）自动布线：
ProtelDXP采用世界最先进的无网络、基于形状的对角线自动布线技术。
只要将有关的参数设置得当，元件的布局合理，才能进行下一步的布线工作。
（6）手工调整：
到目前为止，还没有一种自动布线软件能够完美到不需要手工调整的地步。
自动布线结束后，往往存在令人不满意的地方，需要手工调整。
（7）文件保存及输出。
完成电路板的布线后，保存完成的电路线路图文件。
然后利用各种图形输出设备，如打印机或绘图仪输出电路板的布线图。
2.3 系统框图
图中，信号发生器的主要模块有计数器生成模块、加减法器生成模块、锁存器生成模块、频率控制、幅度控制、显示和键盘处理。
其中，单片机用来改变三角波波形的频率、幅度、占空比参数值，并由FPGA来实现波形表的生成和频率、计数和加法的控制，最终构成一个三角波波形的信号发生器。
2.4 系统工作原理
利用单片机与EDA技术相结合，来实现三角波形信号发生器的功能。
因为单片机的控制能力强，所以采用单片作为控制核心，单片机部分采用AT89C51，利用汇编语言编程。
由于ASIC速度要比单片机快得多，所以采用FPGA实现主模块功能。
FPGA部分采用EPFl0K30器件，在MAX+PlusⅡ环境下利用VHDL语言编程。
本信号发生器其主要模块有计数器生成模块、加减法器生成模块、锁存器生成模块、频率控制、幅度控制、显示和键盘处理。
其中，单片机用来改变三角波波形的频率、幅度、占空比参数值，并由FPGA来实现频率、计数和加法的控制，最终构成一个三角波波形的信号发生器。
具体的实现过程如下：
由于此次所设计的波形发生器输出的是三角波波形信号，所以我们通过键盘的两个按键输入三角波的频率，另外三个按键负责转换、换位、开始，通过单片机送入到FPGA中。
在FPGA中通过分频器控制，并且由FPGA来实现波形的生成和频率、计数和加减法的控制。
当波形信号的频率输入到FPGA中，经过锁存器控制模块和分频器控制模块后，来确定频率、幅度、占空比，再由D／A转换器将输入数据转换成模拟信号，经滤波电路后输出。
其中，三角波波形数据由64个点构成，此数据经DAC0832，并经滤波器后，可在示波器上观察到三角波。
（若按精密基准电压，可得到更为清晰的三角波形）。
2.5 FPGA顶层文件的具体实现原哩分析和说明
FPGA的顶层文件（如图2-4所示）。
2.5.1 锁存器模块SHCH42
此次所设计实现的是对输入的数值进行锁存。
锁存器是在某时刻采样，输出端保持采样结果的器件，有clock上升沿锁存，下降沿锁存两种。
将输入的频率（幅度）值经锁存器锁存，然后将数据准确无误的送入下一个模快。
2.5.2 分频器模块FPINl50C
此次所设计实现的是分频功能。
对给定频率进行分频，以得到所需的频率。
分频器所起到的作用就更为明显。
其作用如下：
1 合理地分割各单元的工作频段；
2 合理地进行各单元功率分配；
3 使各单元之间具有恰当的相位关系以减少各单元在工作中出现的信号失真；
4 利用分频器的特性以弥补单元在某频段里的缺陷；
5 将各频段平顺地对接起来。
2.5.3 锁存器模块SHCH4
此次所设计实现的是对输入的数值进行锁存。
主要是四位二进制数的锁存，主要是对占空比的参数的锁存。
2.5.4 分频器模块FENPIN
此次所设计实现的是分频功能。
对给定频率进行分频，以得到所需的频率。
此模快主要是对三角波的占空比的调节。
2.5.5 分频器模块FENPIN2
此次所设计实现的是分频功能。
此模快与上个模块有互补的作用，主要是对三角波的占空比的调节。
最小比值为1：
9，最大比值为9：
1。
2.5.6 计数器的设计COUNT
此次所设计实现的是计数的功能。
主要实现两个功能：
1 本次三角波的产生由64个点构成，主要对64个点进行计数，当计数器计到63的时，计数器重新再重0开始计数。
再由7478来控制数的加减范围，由一个端口输入信号，用此信号来控制计数器模块输出是加是减。
2 对占空比参数的调节。
使这占空比不能出现错误，如出现错误则不能产生三角波。
2.6 主要芯片的选择和介绍
2.6.1 主控芯片（FPGA）
FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
FPGA框图如图2-2所示。
它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA采用了逻辑单元阵列LCA（LogieCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（configurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Intereonneet）三个部分。
FPGA的基本特点主要有：
（1）采用FPGA设计ASIC电路，用户不需要投片生产，就能得到合用的芯片。
（2）FPGA可做其它全定制或半定制ASIC电路的中试样片。
（3）FPGA内部有丰富的触发器和I／O引脚。
（4）FPGA是ASIC电路中设计周期最短、开发费用最低、风险最小的器件之一。
（5）FPGA采用高速CHMOS工艺，功耗低，可以与CMOS、TFL电平兼容。
可以说，FPGA芯片是小批量系统提高系统集成度、可靠性的最佳选择之一。
目前FPGA的品种很多，有XILINX的XC系列、TI公司的TPC系列、ALTERA公司的FIEX系列等。
FPGA是由存放在片内RAM中的程序来设置其工作状态的，因此，工作时需要对片内的RAM进行编程。
用户可以根据不同的配置模式，采用不同的编程方式。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
当需要修改FPGA功能时，只需换一片EPROM即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
FPGA有多种配置模式：
并行主模式为一片FPGA加一片EPROM的方式；主从模式可以支持一片PROM编程多片FPGA；串行模式可以采用串行PROM编程FPGA；外设模式可以将FPGA作为微处理器的外设，由微处理器对其编程。
2.6.2 数／模转换器芯片DAC0832
D／A集成芯片是把T型电阻解码网络及二进制数码控制的开关集成在一块芯片上，通过附加一些功能电路可形成各种特性及功能不同的D／A芯片。
如图2-6是DAC0832的内部逻辑框图，它采用了二次缓冲输入数据方式（输入寄存器及DAC寄存器）。
这样可以在输出的同时，采集下一个数字量，以提高转换速度。
简单解释一下引脚功能：
D0-D7：
8位数字输入，DO为最低位。
IOUTl：
DAC电流输出1。
它是逻辑电平为1的各位输出电流之和。
IOUT2：
DAC电流输出2。
它是逻辑电平为0的各位输出电流之和。
Rfb：
反馈电阻，该电阻被制作在芯片内，用作运算放大器的反馈电阻。
VREF：
基准电压输入，可以超出±10V范围，芯片用于四象限乘时，为模拟电压输入。
VCC：
逻辑电源。
+5V～+15V，最佳用+15V。
AGND：
模拟地。
芯片模拟信号接地点。
DGND：
模拟地。
芯片数字信号接地点。
D／A转换器与微处理器的接口
由于D／A转换器只有数据输入线、选片和写入控制线与微处理器有关。
因此微处理器的接口比较简单，它可不需要应答，直接把数据输出给D／A转换器。
若D／A转换器芯片内带有锁存寄存器，微处理器就把D／A芯片当作一个并行输出端口；若D／A转换器芯片内无锁存寄存器，微处理器就把D／A芯片当作一个并行输出的外设，二者之间还需增加并行输出的接口。
数／模转换器接口是通过D／A转换器来实现模拟输出，有时我们简称为“模出”。
微处理器向D／A转换器输出数据，是通过数据总线进行的。
由于微处理器要处理各种信息，使得输给D／A转换器的数据在数据总线上停留时间很短，因而在一般情况下需要锁存器来保存微处理器送给D／A转换器的数据，直至转换结束。
对于芯片内部有输入锁存器的D／A芯片，在微处理器与D／A芯片之间可以不加锁存器，对于D／A芯片内无锁存器的，则需加锁存器，可采用8212、8255、Z80一PIO等接口芯片，也可用SM74100八位双稳态锁存器。
2.6.3 控制芯片AT89C51介绍
AT89C51是一种带4K字节闪烁可编程可擦除只读存储器（FPEROM―FlashProgrammableandErasableReadOnlyMemory）的低电压，高性能CMOS8位微处理器，俗称单片机。
该器件采用ATMEL高密度非易失存储器制造技术制造，与工业标准的MCS-51指令集和输出管脚相兼容。
由于将多功能8位CPU和闪烁存储器组合在单个芯片中，ATMEL的AT89C51是一种高效微控制器，为很多嵌入式控制系统提供了一种灵活性高且价廉的方案。
AT89C51引脚图（如图2-7所示）。
1 主要特性：
?
与MCS-51兼容
?
4K字节可编程闪烁存储器
?
寿命：
1000写／擦循环
?
数据保留时间：
10年
?
全静态工作：
0Hz-24Hz
?
三级程序存储器锁定
?
128×8位内部RAM
?
32可编程I／O线
?
两个16位定时器／计数器
?
5个中断源
?
可编程串行通道
?
低功耗的闲置和掉电模式
?
片内振荡器和时钟电路
2 管脚说明：
VCC：
供电电压。
GND：
接地。
P0口：
P0口为一个8位漏级开路双向I／O口，每脚可吸收8TYL门电流。
当P1口的管脚第一次写l时，被定义为高阻输入。
P0能够用于外部程序数据存储器，它可以被定义为数据／地址的第八位。
在FIASH编程时，P0口作为原码输入口，当FLASH进行校验时，P0输出原码，此时P0外部必须被拉高。
P1口：
P1口是一个内部提供上拉电阻的8位双向I／O口，P1口缓冲器能接收输出4TYL门电流。
P1口管脚写入1后，被内部上拉为高，可用作输入，Pl口被外部下拉为低电平时，将输出电流，这是由于内部上拉的缘故。
在FLASH编程和校验时，P1口作为第八位地址接收。
P2口：
P2口为一个内部上拉电阻的8位双向I／O口，P2口缓冲器可接收，输出4个TFL门电流，当P2口被写“1”时，其管脚被内部上拉电阻拉高，且作为输入。
并因此作为输入时，P2口的管脚被外部拉低，将输出电流。
这是由于内部上拉的缘故。
P2口当用于外部程序存储器或16位地址外部数据存储器进行存取时，P2口输出地址的高八位。
在给出地址“1”时，它利用内部上拉优势，当对外部八位地址数据存储器进行读写时，P2口输出其特殊功能寄存器的内容。
P2口在FLASH编程和校验时接收高八位地址信号和控制信号。
P3口：
P3口管脚是8个带内部上拉电阻的双向I／O口，可接收输出4个TYL门电流。
当P3口写入“1”后，它们被内部上拉为高电平，并用作输入。
作为输入，由于外部下拉为低电平，P3口将输出电流（ITJTJ）这是由于上拉的缘故。
P3口也可作为AT89C51的一些特殊功能口，如下表所示：
P3.0RXD（串行输入口）
P3.1TXD（串行输出口）
P3.2／INT0（外部中断0）
P3.3／INTl（外部中断1）
P3.4T0（记时器0外部输入）
P3.5T1（记时器1外部输入）
P3.6／WR（外部数据存储器写选通）
P3.7／RD（外部数据存储器读选通）
P3口同时为闪烁编程和编程校验接收一些控制信号。
RST：
复位输入。
当振荡器复位器件时，要保持RST脚两个机器周期的高电平时间。
ALE／PROG：
当访问外部存储器时，地址锁存允许的输出电平用于锁存地址的地位字节。
在FLASH编程期间，此引脚用于输入编程脉冲。
在平时，ALE端以不变的频率周期输出正脉冲信号，此频率为振荡器频率的1／6。
因此它可用作对外部输出的脉冲或用于定时目的。
然而要注意的是：
每当用作外部数据存储器时，将跳过一个ALE脉冲。
如想禁止ALE的输出可在SFR8EH地址上置如此时,ALE只有在执行MOVX,MOVC指令是ALE才起作用。
另外，该引脚被略微拉高。
如果微处理器在外部执行状态ALE禁止，置位无效。
／PSEN：
外部程序存储器的选通信号。
在由外部程序存储器取指期间，每个机器周期两次／PSEN有效。
但在访问外部数据存储器时，这两次有效的／PSEN信号将不出现。
／EA／VPP：
当／EA保持低电平时，则在此期间外部程序存储器（0000H-FFFFH），不管是否有内部程序存储器。
注意加密方式1时，／EA将内部锁定为RESET；当／EA端保持高电平时，此间内部程序存储器。
在FLASH编程期间，此引脚也用于施加12V编程电源（VPP）。
XTAL1：
反向振荡放大器的输入及内部时钟工作电路的输入。
XTAL2：
来自反向振荡器的输出。
3 振荡器特性
XTALl和XTAL2分别为反向放大器的输入和输出。
该反向放大器可以配置为片内振荡器。
石晶振荡和陶瓷振荡均可采用。
如采用外部时钟源驱动器件，XTAL2应不接。
有余输入至内部时钟信号要通过一个二分频触发器，因此对外部时钟信号的脉宽无任何要求，但必须保证脉冲的高低电平要求的宽度。
4 芯片擦除
整个PEROM阵列和三个锁定位的电擦除可通过正确的控制信号组合，并保持ALE管脚处于低电平10ms来完成。
在芯片擦操作中，代码阵列全被写“1”且在任何非空存储字节被重复编程以前，该操作必须被执行。
此外，AT89C51设有稳态逻辑，可以在低到零频率的条件下静态逻辑，支持两种软件可选的掉电模式。
在闲置模式下，CPU停止工作。
但RAM，定时器，计数器，串口和中断系统仍在工作。
在掉电模式下，保存RAM的内容并且冻结振荡器，禁止所用其他芯片功能，直到下一个硬件复位为止。
2.6.4 LED显示器的介绍
LE
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