PCB设计流程XXXX文档.docx

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PCB设计流程XXXX文档

一、建库：

Y

1．建库资料：

（1）确认本公司建库规范的版本及时效性。

（2）要求硬件工程师提供BOM表。

（3）确定本项目使用的建库模板。

（4）确认每个器件的datasheet是否完整（完整性的评审参考建库规范）。

（5）要求硬件工程师提供对特殊器件的建库说明，并保证说明的完整性。

（6）确认本项目使用的建库用Checklist的版本及时效性。

2．建库准备：

（1）建立专用的建库文件夹，并设定项目目录。

（2）根据BOM表建立相应数量的与symbol名同名的文件夹。

（3）确保每个文件夹内有与其symbol名相应的完整的datasheet或建库说明。

（4）Datasheet重命名，标注页数。

（5）确保每个文件夹内有与其一份Checklist。

（6）建立brd数据库文件夹，pad与psm由以上确保正确的dra文档重新炸出。

3．建立焊盘：

（1）确认该焊盘是直插的还是贴片的。

（2）根据

（1）项，确认Parameters页面的信息的正确性。

（3）根据

（1）项，确认Layers页面的信息的完整性。

（4）填入相应数据（数据来源参考建库规范）。

（5）注意保存路径。

4．建立器件：

（1）除BGA外，均手工建立器件。

（2）按建库规范建立器件。

（3）注意保存路径。

5．器件检查：

（1）将datasheet或建库说明按文件夹交由硬件工程师检查其准确性。

（2）根据Checklist检查器件。

（3）将检查后无误的dra、psm、pad、fsm等文件复制到项目目录的路径下。

二、机构：

1．机构资料：

（1）将资料中的单位换算成mil。

（2）确认数据是否齐全。

（3）是否需要工艺边。

2．Brd文件设置：

（1）整板设计单位设为mil，精度为2。

（2）设计范围有正有负。

（3）导入色盘，调整各个类的颜色及显示。

3．画OUTLINE：

（1）确认倒角问题。

（2）Outline左下边缘设为坐标点0，0。

4．添加机械部件：

（1）确认机械部件清单。

（导轨边，屏蔽罩，螺丝孔，接插件）

（2）确认规定的机械部件的坐标。

（3）确认可移动的机械部件的可移动范围。

（4）对于背板，要确认元器件面及1pin方向。

5．添加禁止区：

（1）添加Outline内缩40mil的routekeepin。

（2）添加机械孔的packkeepout及routekeepout。

（3）添加特殊机械部件的packkeepout及routekeepout（若需要）。

（4）添加top与bottom的限高区。

（5）添加其它特殊要求的禁止区。

6．出机构图纸：

（1）对机构进行准确标注。

（2）交由硬件工程师审查。

三、布局：

1．导入网表：

（1）为网表建立单独的文件夹，每次网表的修改都要进行备份。

（2）当网表修改时，注意是否要自动替换已部器件，注意是否忽略已锁定的器件。

（3）若导入时报错，必须查出原因并重新倒入。

（4）其他软件的网表导入，见附3.

2．预布局：

（1）要求硬件工程师提供系统框图，原理图.Y

（2）确保原理图的版本及时效性与倒入的网表一致。

（3）对原理图进行分析。

（4）要求硬件工程师提供对特殊器件的布局说明（包括接插件、led、测试点、晶振等）。

（5）要求硬件工程师提供重要信号（高速、ddr等）的拓扑结构（包括允许孔数、上下拉及串接分立元件的就近摆放需求等）。

（6）要求硬件工程师提供功耗表。

（7）要求硬件工程师提供所有电源及差分对的net名。

（8）要求硬件工程师提供可换pin器件的pin脚图。

（9）要求硬件工程师提供完整的GUIDE（包含等长要求、差分对要求、线宽线距要求等）。

（10）找板厂；确认项目是否有成本要求。

综合考虑整体方案（是否盲埋，几层等）。

（11）计算重要BGA的出线难度，确定整板叠层。

（12）为板子设置过孔或盲埋孔。

0.8pitch以上的BGA至少用VIA10D18的孔；普通过孔最好大于VIA12D20;最小过孔不得小于VIA8D14。

3．布局：

（1）根据整板的信号输入输出关系，放置重要器件（包含主芯片、桥片、ddr、flash等），并根据走线关系调整器件的方向。

（2）完成非BGA的重要期间的周边器件（BYPASS，晶振，小电，串接r，有长度限制的上下拉等）的摆放。

（3）重要器件FANOUT。

（非BGA器件VIA-PIN20mil以上，并交错打孔保证能穿单端线；）

（4）设置整板的约束（包含重要BUS设定、所有差分对及XNET设定、线宽线距设定等、BGA设区域）。

×详见附1

（5）以大芯片为单位放置重要信号的上下拉及串接分立元件，并补过孔。

（6）计算所有重要BUS线的走向，调整布局。

（7）将剩余器件按原理图分类摆放。

（8）以电源分布状况放置各电源模块，补过孔，并调整布局。

（9）为变压器等需要挖空的器件预留走线及电源的位置。

（10）为大bga增加MARK点。

（11）为整板预留MARK点位置。

（12）大部分器件入板。

（13）对于预布局需开讨论会，让硬件工程师及机构工程师通过。

（14）完成BUS走线，完成与BUS相同方向的CLK走线。

4．布局检查：

（1）接插件周围2mm内不得有器件。

（2）BGA周围40mil内不得有器件。

（3）IC与IC之间保持50mil。

（4）直插器件与周围保持60mil，背面最好不要有器件。

（5）变压器，晶振等背面最好不要有器件。

（6）0402阻容间间距40mil。

（7）0402阻容与ICpin脚之间25mil。

（8）保证器件尽可能对齐。

（9）是否有器件超过高度限制。

（10）是否有器件影响井或屏蔽罩。

（11）串接电阻，上下拉，放在收发哪一端。

（12）Led、测试点等是否有顺序，放置面是否正确。

（13）检查是否有明显无法满足等长要求的布局产生。

（14）模拟与数字是否能在切割上完全隔离。

（需考虑AGND,GND,AVCC,VCC的孔看情况）

（15）电源模块的放置是否合理，低的电压要离用电器近。

检查是否好切割。

四、布线：

1．重要信号：

（1）按照规划先完成高速信号、差分对、clk等重要信号的走线。

2．局部走线：

（1）将不影响其他区域的局部飞线走完（接口致缓冲、ddr、电源模块内部等）。

3．清长飞线：

（1）将剩余散的长飞线清除。

4．清短飞线：

（1）将大芯片周围的上下拉等短飞线清除，做到0UnconnectedPin。

5．绕等长：

（1）检查等长约束。

（2）在可能要绕等长的区域再次确认是否已补孔（包含电源及GND）。

（3）绕等长。

（4）针对重要信号线，与走线guide进行核对。

6．去藕电容：

（1）摆放BGA的去藕电容并完成连线。

7．平面层预切割：

（1）考虑重要信号线进行平面大致切割。

8．电源飞线：

（1）将非主要电源（通过小铜或走线解决）的飞线清除。

9．电源保证：

（1）保证每个电源的电流量（加粗走线，修正铜箔）。

（2）保证每块GND比电源强（加粗走线，修正铜箔）。

10．走线检查：

（1）单独高亮每个电源检查有无过细线头（加粗走线，修正铜箔）。

（2）保证每块GND比电源强（加粗走线，修正铜箔）。

（3）注意小电。

（4）修整所有铜箔，保证无棱角。

排阻及一整排阻容一端防冷焊处理。

（5）检查电容下是否有走线,检查开关电感下的走线。

（6）做相应report保证线已清完。

11．修线2：

（1）让线尽量平整。

（2）注意clk及重要信号是否跨切割。

（3）检查CM，整理所有XNET是否设置。

五、后期：

1．叠层检查：

（1）叠层结构检查。

（是否完美叠层，是否对称？

）

（2）Surface检查：

信号层为CONDUCTOR，介质层为DIELECTRIC，平面层为PLANE。

（3）根据板厂给的参数确认fab和artwork。

（4）检查正负片。

2．机构检查：

（1）检查Outline及机械件，出Dimension。

（2）确认工艺边问题。

确认导轨边接地问题。

注意过孔型螺丝孔。

（3）对于背板，对插件的位置，检查器件面及1pin方向。

检查接插件net，pn结。

3．检查禁止区：

（1）检查Outline内缩40mil的routekeepin。

（2）检查VCC内缩。

（3）检查负片板边及接缝处锐角。

（4）检查机械孔，变压器，晶振等的packkeepout及routekeepout及挖空处。

（5）检查top与bottom的限高区，屏蔽罩或井的避让。

（6）检查其它特殊要求的禁止区。

4．检查ConstraintManager：

（1）核对线宽线距，最小过孔，Bga。

等是否符合板厂阻抗工艺及阻抗。

（2）检查cm的设置，功能开启项。

（3）对于非capture的板子，进行dummynet检查。

（4）检查模拟线是否加粗。

（5）写等长报告，给硬件工程师检查是否符合要求。

（6）检查设置，0DRC,danglingline,shape设置及repot。

5．库的检查：

（1）反导板中的库并进行检查。

6．走线最终检查：

（1）打开每个film层逐一检查。

（用大屏幕。

）

（2）要求同层的线是否走在同一层上。

（3）数字信号与模拟信号是否区分。

（4）数模地的分割检查，线、电源铜跨切割检查。

（5）数模电源切割是否与地对齐。

（6）模拟线内层是否穿越其他模块。

（7）重要bus线的匹配电阻，收发端检查。

（8）TOP层与BOTTOM层是否有多于过孔。

（9）BGA区域是否有线宽突变。

（10）做线宽repot。

7．CLK信号检查：

（1）点亮整板clk信号。

（2）检查有无跨切割。

（3）检查有无串扰。

（4）检查走线是否简约。

（5）JTAG链检查，加粗。

8．电源检查：

（1）电流流向整理。

（2）检查电流及相应的地的承受能力。

9．丝印：

（1）做丝印调整。

（2）开启PIN与VIA与PLACEBOUNDRY

（3）按：

接插件，BGA，IC，有极性器件顺序检查。

（4）是否REF只有2个方向。

（5）1pin标识。

（6）极性符号。

（7）BGA背面PINNUMBER。

（8）做丝印检查。

（9）添加板名。

10．其他film检查：

（1）Solder及paste检查。

（用大屏幕反复点亮及灭掉pin。

）

（2）特殊器件：

屏蔽罩，导轨边，晶振，变压器等，表层solder做特殊处理。

（3）单独铺的Solder是否在表层有走线，是否可能与机构短路，是否暴露了不必要的铜。

是否美观。

是否有丝印重叠。

（用大屏幕反复点亮及灭掉pin，注意板边及mark点。

）

11．出gerber：

（1）检查放置板名、LOGO、mark点、必要的制板说明等。

（2）进行gerber设置：

Availablefilms设置：

走线层：

VIACLASS

PIN

ETCH

DRILL层：

NCDRILL_FIGURE

NCRILL_LEGEND

NCLEGEND-1-X（有盲埋孔时需注意有多个）

DIMENSION

PASTEMASKTOP层：

PACKAGEGEOMETRY/PASTEMASK_TOP

PIN/PASTEMASK_TOP

PASTEMASKBOTTOM层：

PACKAGEGEOMETRY/PASTEMASK_BOTTOM

PIN/PASTEMASK_BOTTOM

SOLDERMASKTOP层：

BOARDGEOMETRY/SOLDERMASK_TOP

PACKAGEGEOMETRY/SOLDERMASK_TOP

PIN/SOLDERMASK_TOP

SOLDERMASKBOTTOM层：

BOARDGEOMETRY/SOLDERMASK_BOTTOM

PACKAGEGEOMETRY/SOLDERMASK_BOTTOM

PIN/SOLDERMASK_TOP

SILKCREENTOP层：

BOARDGEOMETRY/SILKSCREEN_TOP

PACKAGEGEOMETRY/SILKSCREEN_TOP

REFDES/SILKSCREEN_TOP

SILKCREENBOTTOM层：

BOARDGEOMETRY/SILKSCREEN_BOTTOM

PACKAGEGEOMETRY/SILKSCREEN_BOTTOM

REFDES/SILKSCREEN_BOTTOM

一般所有层再加一个BOARDGEOMETRY/OUTLINE如有需要也可再加MANUFACTURING/PHOTOPLOT_OUTLINE。

Filmoptions设置：

Rotation=0

Offset=0,0

Undefinedlinewidth:

除负片外均为6mil

Plotmode:

仔细检查所有负片选择Negative

下面的都不要勾。

Devicetype设置：

注意选择，多为RS274X

Outputunits设置：

仔细检查用何种单位

Format设置：

Integerplaces:

3Decimalplaces:

5

Suppress设置：

勾Leadingzeroes及Equalcorrdinates

Scalefactorforoutput设置：

注意该值需为1

其余多为6x00及4x00的设置可不理会。

（3）出gerber文件,确认文件数量=7+层数。

附1：

关于CM的设置

1．Physical设置：

（1）Allow→Ts设置成PINS_VIAS_ONLY可防止T型连线。

（2）BBViaStagger可用于设置盲埋孔出pin距离。

（3）为特殊走线设置单独的规则，如：

差分对，POWER等。

2．Spacing设置：

（1）除表层fanout需要外，内层可将特殊信号spcing设大。

如clktoall20mil。

（2）MinBBViaGap可用于设置盲埋孔纵向的安全间距。

（3）SameNetSpacing如无特殊要求，可与Spacing同。

3．Electrical设置：

（1）Wiring设置：

A.Topology可用于设置走线的拓扑结构并进行检查。

B.StubLength可用于控制net的分支线的最长长度。

C.ViaCount可用于控制net的最大过孔数。

D.ExposedLength可用于控制net在表层走线的最大长度。

E.Parallel可分段设置net与其他线的平行间距。

F.LayerSets可用于控制走线层面。

附2：

玩转AllegroPCBEditor

1．基础：

（1）Setup–ApplicationMode，每种模式的操作是不同的。

（2）初始化：

env文件+allegro.ini文件+allegro.ilinit文件。

其中：

env包含了路径、快捷键、scripts、系统变量设置等信息。

allegro.ini包含了工具栏、色盘等信息。

allegro.ilinit包含了skill的信息。

lallegro.col存放了色盘信息。

当你启动软件时发生的事：

（3）后缀名知多少：

（4）网表到底是什么：

标准网表的格式：

（5）后缀名知多少：

（6）后缀名知多少：

（7）后缀名知多少：

（8）后缀名知多少：

（9）后缀名知多少：

（10）后缀名知多少：

（11）后缀名知多少：

（12）后缀名知多少：

（13）后缀名知多少：

（14）后缀名知多少：

2．小技巧：

（1）老是出现？

Input–no_dynamic_zoom,将它关掉吧。

（2）保存你喜欢的颜色：

Display–Color/Visibility–File–SaveColorPalette成为*.col文件。

（3）一步统一类的颜色：

？

？

？

（4）当find栏里开了多个类时，悬停时可能出现的不是你要的，此时可按Ctrl+Tab切换。

（5）当板内多处被高亮时，可在小视窗中用findnext命令切换。

（6）Database锁，牛物，锁住后：

防止篡改；防止export任何数据出去；防止升降版本。

File——properties

3．重要变量：

（1）datatips_fixedpos与disable_datatips悬停小标签的开关。

（2）undo

（3）dbsave_full_check=1，表示每1次保存时都做一次dbdoctor的检查。

（4）autosave_time=10,表示每10分钟自动保存一次。

ads_autosaverevs=版本数。

（5）display_raster_ops显示是一定要优化的。

（6）PCB_cursor_angle可调整大十字鼠标的角度。

（7）No_dragpopup按ctrl才能用stroke。

（8）

附3：

关于其他软件导网表时的注意事项

1．Protel：

（1）Allow→Ts设置成PINS_VIAS_ONLY可防止T型连线。

（2）BBViaStagger可用于设置盲埋孔出pin距离。

（3）为特殊走线设置单独的规则，如：

差分对，POWER等。

2．HDL：

（1）除表层fanout需要外，内层可将特殊信号spcing设大。

如clktoall20mil。

（2）MinBBViaGap可用于设置盲埋孔纵向的安全间距。

（3）SameNetSpacing如无特殊要求，可与Spacing同。

3．PADS：

（1）$$$变成rmb

（2）#变成jin

（3）删除*misc*整段。