项目管理文档3硬件功能模块计规范.doc

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硬件开发部

硬件功能模块设计规范

文档修改情况

版本

状态

修订内容

实施日期

编制

审核

批准

1.0

起草

2011-1-1

汤军

目录

前言 5

1 参考标准 5

2 适用范围 5

3 硬件功能模块设计规范 5

3.1 电源模块设计 5

3.1.1 电源模块选择 5

3.1.2 DC/DC设计检查 5

3.1.3 电源滤波设计 5

3.2 处理器系统设计 7

3.2.1 复位电路WDT检查 7

3.2.2 晶体振荡器电路检查 7

3.2.3 外部存储器检查 7

3.2.4 电源设计要求 7

3.2.5 总线设计的检查 7

3.2.6 悬空引脚处理检查 7

3.2.7 JETAG接口电路检查 7

3.2.8 BOOT方式检查 8

3.3 单元电路设计 8

3.3.1 匹配电路 8

3.3.2 逻辑电路 8

3.3.3 AD转换电路 9

3.3.4 器件应用检查 9

3.4 接口电路设计 9

3.4.1 差分电路 9

3.4.2 光电偶电路 9

3.4.3 变压器隔离电路与互感器 9

3.4.4 继电器输出电路 10

3.4.5 RS485电路 10

3.4.6 触点开关电路 10

3.4.7 电源保护电路 10

3.4.8 插槽检查 10

3.4.9 其他检查项 11

3.5 分立元件电路设计 11

3.5.1 电阻器 11

3.5.2 磁环、磁珠 11

3.5.3 电容器的电解电容/钽电容一般都有极性要求，不可反接。

11

3.5.4 稳压二极管检查 11

3.5.5 I/O线的去耦 11

3.5.6 接口引线的分配原则 12

3.6 单板附加功能 12

附录A原理图功能模块审查表 13

附录B:

审查表附页 14

前言

本规范规定了硬件文档设计规范，相关设计文档必须具有设计规范所规定的内容，设计文档设计完成后，必须交由硬件组相关负责人审查，检查表必须由项目经理或部门经理审核。

1参考标准

2适用范围

本规范适用于天泽硬件开发部硬件开发测试以及工艺人员。

本规规范可作为天泽硬件开发部硬件设计测试工艺人员培训教材。

3硬件功能模块设计规范

3.1电源模块设计

3.1.1电源模块选择

1）要求至少有30%的冗余设计,对于GPRS/CDMA，特殊设备需要考虑最大的脉冲电流2A.

2）负载调整率是在额定电压下，负载电流从零变化到最大时，输出电压的最大相对变化量，常用百分数表示，有时也用绝对变化量表示。

应小于+/-0.5%

3）要求选用交流滤波器，滤波器选择要考虑峰值电流。

在无法选择到合适的滤波器的情况下可以考虑在电源输入端串接线绕电阻。

4）主要考虑电路板上主要IC对纹波的最小要求。

要求纹波电压小于50mV，对于高于100mv输出加磁珠。

5）要求厂家提供电源模块参数进行检查。

6）IC选型至少为工业级（商品级（0℃到+70℃）工业级（-40℃到+85℃）军用级（-55℃到+125℃））。

7）隔离电压与泄漏电流，输入和低电压输出电路之间应有7M欧的电阻，在可接触到的金属部分和输入之间，应有2M欧的电阻或加500V直流电压持续1分钟。

8）产品的电压源的效率应该满足设备功率的要求。

在额定条件下效率大于70%

9）对于具有计量功能的仪表，电源模块应具有掉电监测信号。

对于快速要求的掉电信号监测最好直接在电源输入端监测。

此时掉电监测电路必须与低压部分隔离。

10）一定功率条件下体积要尽量小，这样才能给系统其他部分更多空间更多功能。

尽量选择符合国际标准封装的产品，因为兼容性较好，不局限于一两个供货厂家；应具有可扩展性，便于系统扩容和升级。

3.1.2DC/DC设计检查

1）DC/DC电源应该按照数据手册上设计要求设计，并根据负荷情况计算电感与电容值。

2）DC/DC反馈电压必须经过电容后取回。

3）DC/DC输出端储能电容应该并一个0.1UF的电容以减少高频纹波。

4）为了尽量减少DC/DC对输入电压影响，应该在输入端加储能电容，同时并一个0.01uF的电容，以免产生高频干扰扩散。

5）在DC/DC输出端并一二极管，可有效防止负压冲击。

3.1.3电源滤波设计

6）在每个IC电源附近应放置一个去耦电容。

避免电源线上的等效电感L而引起的电源噪声。

7）选用铁氧体磁芯电感

8）电感滤波器在适用于高频时源阻抗和负载阻抗较小场合时采用

电容滤波器适用于高频时电源阻抗和负载阻抗较大的场合

G型滤波器适用于高频时源阻抗小，负载阻抗大的场合

反G型滤波器适用于高频时源阻抗大，负载阻抗小的场合

P型滤波器适用于高频时源阻抗与负载阻抗均较大的场合

T型滤波器适用于高频时源阻抗与负载阻抗均较小的场合

EMI滤波器适用于电源滤波

9）器件的速度应适当，板级信号沿变不能太快或太慢。

太慢不能满足时序要求，太快会产生EMI干扰，对EPLD或FPGA电路应注意必要的斜率（SLEWRATE）控制。

10）器件的速度应适当，板级信号沿变不能太快或太慢。

太慢不能满足时序要求，太快会产生EMI干扰，对EPLD或FPGA电路应注意必要的斜率（SLEWRATE）控制。

11）要计算去耦容的大小，一般情况下最小去耦电容可按下式来计算：

Cmin=⊿I*⊿t/⊿V

其中：

⊿I是电流的变化量

⊿t是脉冲时间

⊿V是允许的电压变化量

去耦电容也不宜过大，一般取值在470pf到1000pf之间。

12）1计算截止频率，作为低通滤波器而言截止频率一般需大于等于信号最高频率分量，不然就会带来信号分量丢失引起的信号失真。

信号最高频率分量可按1/πTr来估算，截止频率可按fo=1/2π√LC来计算。

13）板级储能电容，在高频高速单板，应该均匀排布一定数量的较大容值的钽电容（1uf，10uf,22uf,33uf）以保证器件快速变换时其工作电压保持不变。

器件级储能电容。

应该在工作频率，速率较高，功耗较大的器件周围排放1-4个较大容值的钽电容（1u,10u,22uf,33uf）

3.2处理器系统设计

3.2.1复位电路WDT检查

1）硬件设计中不推荐使用可关闭的WDT系统。

2）WDT设计中，坚决不可使用分离元件依靠电容充电实现WDT电路。

3）在WDT设计中，计数时钟应尽量取用本板时钟。

防止因为其他单板倒换，插拔导致时钟不正常时，本板WDT电路工作失常。

4）上电时WDT计数器应可清零。

5）单板设计应有手动复位开关。

6）设计中有为重要芯片设计供软件单独操作的复位口。

7）复位电路中消抖电容的容值不应过大，一般取0.1uF电容。

3.2.2晶体振荡器电路检查

1）无低功耗要求的DSP板应采用有源晶体震荡器。

2）对于有对低功耗要求的CPU晶体最好选用晶体。

3）晶体的电容和电阻选值应符合芯片手册的要求。

4）对于采用软件同步方法应采用晶体振荡器，高精度要求应考虑温飘应满足要求。

3.2.3外部存储器检查

1）对于程序存储器，是应采用的是并口FLASH。

2）CPU与外围芯片的时序应能可靠配合。

包括外围芯片应能很好支持CPU的读写时序和采用高速CPU时RAM、ROM等存储器件的速度应与CPU匹配。

3）存储空间地址分配正确，且满足地址互斥性条件。

4）对于采用SRAM存储器的系统，如果在布线时调整地址线和数据线顺序。

应该注意数据线的高8位与低8位不能互换。

5）在采用硬盘,CF卡等存储设备时如果采用的是IDE接口，这类结构主要是通过寄存器来进行读写。

总线上并没有区分主从盘的信号。

IDE设备通过跳线来标识主从设备。

一个IDE总线最多只能有两个IDE设备。

3.2.4电源设计要求

1）对需要双电源供电的CPU，应有上电顺序的要求，电源设计应满足要求。

3.2.5总线设计的检查

1）HOLD：

总线占用请求，不用时应接上拉电阻。

2）并行总线，串行总线的驱动能力必须满足要求

3）总线三态时序设计时应考虑到各控制信号之间有足够的裕度，以防止总线冲突

3.2.6悬空引脚处理检查

1）其它无用输入端应有上拉电阻或下拉电阻/接地。

包括IO与中断。

3.2.7JETAG接口电路检查

1）测试/仿真端口：

检查EMU0、EMU1应接上拉电阻，TAP输入端口（TCK/TDI/TMS）应有上拉电阻；TRST#（内部有下拉电阻）应接下拉或悬空。

3.2.8BOOT方式检查

1）BOOT实现：

CPU程序引导有多种方式，如果采用BOOT，检查实现程序引导的接口方法应正确

3.3单元电路设计

3.3.1匹配电路

1）高速信号长线传输中应加入匹配

2）匹配形式必须正确有效，匹配参数必须正确

3）不可在同一信号线上同时进行终端并接与始端串接匹配

4）终端匹配时，信号输出芯片的驱动能力应该满足要求。

5）检查时要结合PCB布线图进行检查

3.3.2逻辑电路

1）可编程逻辑器件接口逻辑设计应能使输入信号可靠读入以及其输出信号应能满足其它芯片的时序要求。

在可编程器件选用上，其速度应与其他芯片匹配。

2）各类集成电路的输出能力应满足电路的要求。

3）开路门的上拉电阻应满足相应驱动条件。

4）各类不同集成电路间相互驱动时电流，电压驱动能力。

5）可编程逻辑器件使用时须检查输出端和接口器件的电平配合。

6）并行总线，串行总线的驱动能力应满足要求。

7）其它专用器件必须使前级输出电流、电压极差值满足后级输入电流、电压要求的极差值

8）设计原理图中应明显存在用于时延的元件，如MAXPLUSII中的LCELL、MCELL、Foundation中的BUF等，注意SOFT、BUF在编译时可能会优化掉，要对这点进行确认。

9）分析设计中应存在逻辑冒险或功能冒险，存在冒险的信号不能作为了触发器的时钟、异步清0、置位信号。

10）输出给外部的等效于时钟的信号，如读写信号，应由组合逻辑产生，不应存在毛刺与延时。

11）触发器的异步置位、清0应不会存在同时有效的情况。

12）对于局部同步电路要分析主时钟的布线情况，分析最大时钟偏差的大小，从而判断应存在建立_保持时间问题。

13）对于异步电路接口，要对其时序进行验证，看看触发器的建立_保持时间应满足器件要求

14）检查应有设计失误造成某一方面的功能不能实现，要根据电路实际工作情况设计各种输入测试向量，通过仿真工具来对某个具体电路实现的功能进行仿真测试，看它的输出功能应正常，应达到了设计的目的。

15）检查开发工具编译优化造成最终结果与设计意图不符。

要分析开发工具编译完成后给出的报告文件（如.RPT文件），分析开发工具在编译时作了哪些优化，优化后的结果应仍与设计意图一致，应会导致电路功能变化。

16）如设计原理或器件选择不适当造成关键路径时延理论或实际上大于该部分时序电路的时钟周期，电路在极限