数字逻辑实验报告.docx
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数字逻辑实验报告
计算机与信息学院
信息工程类
实验报告
数字逻辑课程名称：
名：
姓
系：
计算机信息与科学学院
电子信息工程业：
专
年2010级：
级
号：
学
指导教师：
讲
师职称：
日04月01年2010.
附件二：
实验报告实验项目列表格式
实验项目列表
骨口.序号
1
实验项目名称o101
1
1
0
1
1
1
0
111101011110111110100115k5kn
1/Q
成绩0
110K
指导教师11
1
组合逻辑电路的设计01010111111111101
01011
0101
11
2
译码器和数据选择器1
0
1
1
1
1
11
0
1
111
0
1
0
1
1
1
1
1
1
1
11
1
00
3
竞争冒险
4
集成触发器RS.JK.T.D
5
集成计数器
实际的
逻辑问题
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
附件三：
实验报告格式
计算机与信息学院信息工程类实验报告
系：
计算机信息与科学学院专业：
电子信息工程（双学位）年级：
2010级
I0IIII
姓名：
学号：
实验课程：
组合逻辑电路的设计
I
实验室号：
___404实验设备号：
03实验时间：
指导教师签字：
成绩：
实验名称组合逻辑电路的设计
1•实验目的和要求
1.掌握组合逻辑电路的设计方法。
2.学会用基本门电路实现组合逻辑电路。
.实验原理2逻辑真值表所示。
2-1组合逻辑电路的设计流程如图
先根据实际的逻辑问题进行逻辑抽象，定义逻辑状态的含义，再按照要求给出事件的因果关卡诺
图化简逻辑公式化简系列出真值表。
然后用代数法或卡诺图化简，求出最简的逻辑表达式。
并按照
给定的逻辑门最简逻辑表达式电路实现简化后的逻辑表达式，画岀逻辑电路图。
最后验证逻辑功
能。
逻辑电路图主要仪器设备（实验用的软硬件环境）3.个11.数字电路实验箱
组合逻辑电路的设计流程2-1图
1示波器台2.
集成电路3.
输入四与非门片74LS002174LS32片输入四或门
74LS04反向器片1
只1万用表.操作方法与实验步骤4所示。
先根据实际的逻辑问题进行逻
辑抽象，定义组合逻辑电路的设计流程如图2-1
逻辑状态的含义，再按照要求给岀事件的因果关系列岀真值表。
然后用代数法或卡诺图化简，求
出最简的逻辑表达式。
并按照给定的逻辑门电路实现简化后的逻辑表达式，画出逻辑电路图。
最后验证逻辑功能。
5.实验内容及实验数据记录CSAB为两个加数，输岀为半加和
及进位。
、设计一个半加器，其输入为1、
要求：
在下面空白区域写出半
与非门组成上面TTL根据要求用小规模集成器件与非门设计岀最简的逻辑电路。
并用的逻辑电路。
输入接逻辑开关，输出接逻辑电平显示端口，验证其逻辑功能。
加器的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变.
换，画出逻辑电路图，并记录实验数据
输入输出
COABS
ABC，当两个或两个以上的按键同时按下、、2、设计一个密码锁，锁上有三个按键时，锁能被
打开。
用逻辑电平显示灯亮来替代锁，当符合上述条件时，将使逻辑电平显示灯亮，否则灯灭。
根据要求设计岀最简的逻辑电路。
并用TTL与非门电路组成上面的逻辑电路。
输入接逻辑开关,
输出接逻辑电平显示端口，验证其逻辑功能。
要求：
在下面空白区域写出密码锁的真值表、逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，并记录实验数据。
输入输出
BACF
0000
0010
1000
1011
0100
0111
1110
1
1
1
21001功能的数据
1
FDSSDD为输岀端，3、设和是数据选择器的控制端，、是数据输入端,
路实现该逻辑电路。
S、DDDS分别、和控制端、
（1）数据输入端ii02oSSio改变控制端和数据端输岀接逻辑电平显示端口。
接逻辑开关，F的的逻辑状态。
验证其是否满足表2-1的逻
辑电平，记录逻辑功能。
DDD为低电平，、的脉冲信号，1kHz接一个⑵102
F改变控制端的逻辑电平，用示波器观察并记录端的波形。
要求：
在下面空白区域写出数据选择器的逻辑函数表达式、逻辑函数的最简式，做逻辑函数得变换，画出逻辑电路图，
并记录实验数据。
6.实验数据处理与分析
实验一：
输入输岀COSAB
0O00
0110
0101
SABABAABABB
）AB）（AB（ABCO
实验
输出输入
FBCA
0000
0010
0010
1110
0010
1101
1110
1
1
1
1
BCACACFABACBCABBCAB
7CC
砂1
«A
F
0
□
ra
0
I
a
i
0
a
i
1
中
实验三:
=Sl+SO-Ok51-5O*D1+空一妙也
[>
K>7-X
r»7-n
J6
E>
'4L532N
U?
C
□11
r>
Y4LX0SM
xroi
U20
4
-4La0iK
4
74180-**：
r:
c
3
£>
T41S3QII
L
XSCl
15J
U2F
I・~
74US04M
7•质疑、建议、问题讨论
组合逻辑电路的设计方法：
（1）由逻辑图写出输出端的逻辑表达式；
（2）出真值表；
（3）根据对真值表进行分析，确定电路功能。
没有
组合逻辑电路
图2、1组合逻辑电路设计方框图
组合逻辑电路是最常见的逻辑电路，其特点是电路的输出仅与该时刻输入的逻辑值有关，记忆功能。
，而与电路曾输入过什么逻辑值无关。
组合逻辑电路中没有反馈回路
组合逻辑电路的分析较简单，目的是由逻辑图求岀对应的真值表。
组合逻辑电路的设计是分析的逆过程，目的是由给定的任务列岀真值表，直至画岀逻辑图。
竞争和险象是实际工作中经常遇到的重要问题，它们是由器件的延时造成的。
的险象是过渡性的，不会影响稳定值的正确性。
计算机与信息学院信息工程类实验报告
系：
计算机科学与技术专业：
电子信息工程（双学位）年级：
2010级
I1
姓名：
学号：
实验课程：
译码器和数据选择器
实验室号：
_404实验设备号：
03实验时间:
指导教师签字：
成绩:
实验名称译码器和数据选择器
1•实验目的和要求
1、掌握3-8线译码器逻辑功能和使用方法。
能和使用方法。
、掌握数据选择器的逻辑功22.实验原理
译码的功能是将具有特定含义的二进制码进行辨别，并转换成控制信号，具有译码功能的逻辑电路称为译码器。
译码器在数字系统中有广泛的应用，不仅用于代码的转换，终端的数字显示，
还用于数据分配，存贮器寻址和组合控制信号等。
不同的功能可选用不同种类的译码器。
下图表
图3-1二进制译码器的一般原理图
n个输岀端和一个使能输入端。
在使能输入端为有效电平时，对2它具有n个输入端，应每一组
输入代码，只有其中一个输出端为有效电平，其余输出端则为非有效电平。
每一个输出所代表的
函数对应于n个输入变量的最小项。
二进制译码器实际上也是负脉冲输岀的脉冲分配器，若利用
使能端中的一个输入端输入数据信息，器件就成为一个数据分配器（又称为多路数据分配器）。
1、3-8线译码器74LS138
它有三个地址输入端A、B、C,它们共有8种状态的组合，即可译岀8个输岀信号Y-Y。
70另外它还有三个使能输入端G、G、Go它的功能表见表2-1，引脚排列见图2-2。
2B12A表3-174LS138
的功能表
GGG2B12A74306152
输入输出
CBAYYYYYYYY
111111
111
111110111
0
0
0
0
0
1
1
1
1
0
1
10000110111111
11011110110100
11110111010101
0'表示逻辑低电平；’注：
‘1'表示逻辑高
10001110101111'表示逻辑高电平或低电平
图3-274LS138的引脚排列图
2、数据选择是指经过选择，把多个通道的数据传送到唯一的公共数据通道上去。
实现数据选择功能的逻辑电路称为数据选择器。
3、数据选择器74LS151
74LS151是典型的集成电路数据选择器，它有3个地址输入端CBA，可选择D0~D7，这8个数
据源，具有两个互补输岀端，同相输岀端丫和反相输岀端W。
其引脚图如下图3-3所示，功能
表如下表3-2所示，功能表中’1'表示逻辑高电平；’L'表示逻辑低电平；’表示逻辑高电平或
低电平:
B
G时
料-
2
X#
I*3
0-P鼻
0+3
2
0*
DO#
/T0+*
0'
1卩
W
Dlr
/B1**
W
坤
0
血
/12+*
2
1
2
K3<
曲
0
E
1P
1P
2
加七
14-'
1-P
0
O+J
/D64-*
1P
14）
1P
吓：
uz
74LS15LM
的功能表3-274LS1513-374LS151图的引脚图表图表.主要仪器设备（实
验用的软硬件环境）3.
1、仪器
数字万用表、
双踪示波器。
2、器件
74LS138
3-8线译码器
2片
74LS151
8选1数据选择器
1片
74LS20
四输入端二与非门
1片
4.操作方法与实验步骤
1、74LS138译码器逻辑功能测试
在数字逻辑电路实验箱IC插座模块中找一个16PIN的插座插上芯片74LS138并在16PIN插座的
第8脚接上实验箱的地（GND），第16脚接上电源（Vcc）。
将74LS138的控制输入端和输入端接逻辑电平输岀，将输岀端丫0〜Y7分别接到逻辑电平显示的8个发光二极管上，逐次拨动对应
的开关，根据发光二极管显示的变化，测试74LS138的逻辑功能。
2、74LS151译码器逻辑功能测试
测试方法与74LS138类同，只是输入与输岀引脚的个数不同，功能引脚不同
3、用74LS138设计一个4线—16线的译码器。
要求：
在下面空白区域写出设计原理、，画出逻辑电路图，并记录实验数据
5•实验内容及实验数据记录实验一：
GGG2B12A74306152
输入输出
CBAYYYYYYYY
111111
111
111110111
0
0
0
0
1
1
1
1
1
1
0
1
10000110111111
10110111110001
11110111100101
11110111010100
实验二:
^mr^aeJanPC1"!
A*
G*°
GiK"
料■
X十
心
诃
J
0屮
DO
/D0+'
w
w
IP
0^
DI*
fDH*
o
w
M
g
D2+-
加*"
o
1*
2
g
坤
W
2
04*-
/D4+-
w
IQ
2
DW：
加尸
w
w
O*j
o*j
DE^
/D6+'
13
2
oe
/D7+1
实验三:
输厂
输出
D3
D2
D1
DO
Y15
Y14
Y13
Y12
Y11
Y10
Y9
Y7
L
L
L
L
L
H
H
H
H
H
H
H
L
L
L
H
H
L
H
H
H
H
H
H
L
L
H
L
H
H
L
H
H
H
H
H
L
L
H
H
H
H
H
L
H
H
H
H
L
H
L
L
H
H
H
H
L
H
H
H
L
H
L
H
H
H
H
H
H
L
H
H
L
H
H
L
H
H
H
H
H
H
L
H
L
H
H
H
H
H
H
H
H
H
H
L
此时的奇八位输入输出怙况如2
输入
输出
D3
D2
D1
DO
Y15
Y14
Y13
Y12
Y11
Y10
Y9
Y7
H
L
L
L
L
H
H
H
H
H
H
H
H
L
L
H
H
L
H
H
H
H
H
H
H
L
H
L
H
H
L
H
H
H
H
H
H
L
H
H
H
H
H
L
H
H
H
H
H
H
L
L
H
H
H
H
L
H
H
H
H
H
L
H
H
H
H
H
H
L
H
H
H
H
H
L
H
H
H
H
H
H
L
H
H
H
H
H
H
H
H
H
H
H
H
L
注表示逻辑高电半「【•'表示逻辑低电半「X’表示逻辑高电平或
低电平.
6．实验数据处理与分析实验一：
实验结果灯是否亮与实际情况不同。
刚好相反，74ls138结果是相反的，所以刚好与实验结果相反。
实验二：
74ls151与74ls138一样，只是输入输出个数不一样。
实验三：
两片74ls138组合成4线-16线译码器，输入按照顺序，输出也按照顺序熄亮。
7．质疑、建议、问题讨论
用数据选择器设计组合逻辑电路的步骤:
（1）写出要设计的逻辑函数的最小项表达式.根据设计要求列出逻辑函数的真值表,由真值表直接写出逻辑函数的最小项表达式,无需
化简.若设计要求给出了逻辑函数,可将逻辑函数表达式直接变换成最小项表达式.
（2）根据逻辑函数包含的变量数,选定数据选择器,一般含有n变量的逻辑函数,可选择2n或2n-1选1数据选择器.若规定使用的数据选择器不能达到设计要求,可将数据选择器扩展使用.
（3）列出所选数据选择器的输出函数表达式.
（4）将要设计的逻辑函数表达式和数据选择器的输出函数表达式进行对照比较,确定地
址输入端的输入信号和数据输入端的输入信号,使两函数对应相等.
.画出电路连线图,（5）按照上一步中确定的输入信号连接电路
用译码器设计组合逻辑电路的一般步骤．
写出逻辑函数的最小项表达式,根据需要可变换成与或表达式.根据函数包含的最小项选择合适的译码器,译码器的输入端数须和逻辑函数的变量数相等,且通常是选择二进制译码器,因为二进制译码器的输出端才能产生输入变量的所有最小项.确定译码器的输入变量,并用译码器的输出信号表示所要设计电路的逻辑函数.
按照译码器的输出信号表示的设计电路的逻辑函数表达式,,画出译码器的连线图.
计算机与信息学院实验报告
系：
计算机科学与技术专业：
电子信息工程（双学位）
级年级：
2010学号：
姓名：
实验
课程：
竞争与
冒险实验室号：
实验时间：
03实
验设备号：
__404
成绩：
指导教师签字：
实验3
竞争冒险
一、实验目的和要求
、了解组合逻辑电路和时序逻辑电路竞争冒险现象产生的原因。
1.
1、理论上分析组合逻辑电路时，都没有考虑门电路的延迟时间对电路产生的影响。
实上，从
信号输入到输出稳定都需要一定的时间。
由于从输入到输出的过程中，际不同通路上门的级数不同，或者门电路平均延迟时间的差异，使信号从输入经不同通路传输到输出级的时间不同。
由于这个原因，可能会使逻辑电路产生错误输出。
通常把这种现象称为竞争冒险。
2、，分别是0型竞争冒险现象和1型竞争冒险现象。
竞争冒险现象有两种情况⑴0
型竞争冒险现象如下图所示
然而在A变化时（动态时），从
的变化时，L岀现负窄脉冲，即
G1和A端两个路径在不同时
波形图3-2图0图3-1型竞争冒险电路图
输出函数函数，在电路达到稳定时，即静态时，输出L总是1。
图3-2可见，在输岀L的某些瞬间会岀现0,即当A经历1变0电路存在静态0型竞争冒险现象。
或门G2的两个输入信号分别有刻到达的现象，通常成为竞争，由此产生输岀干扰脉冲的现象称为冒险。
⑵1型竞争现象
1=AA'
图3-31型竞争冒险电路图图3-4波形图
输入，在电路达到稳定时，即静态时，输岀L总是0。
然而在A变化时（动态时），从图3-4可
见，在输岀L的瞬间会岀现1,即当A经历0变1的变化时，L岀现窄脉冲，即电路存在静态1型竞争冒险现象。
3、总结，且在互补信号的状态发生变化时可能出当电路中存在由反相器产生的互补信号现竞争冒险现象。
4、消除竞争冒险的方法
⑴发现并消掉互补变量
FAA'）C（AB）（A'F，可得。
若直接根据这个逻B=C=0例如，函数式时，在FACA'BAB，辑表达式组成逻辑电路，则可能岀现竞争冒险。
可以将函数式化为根据这个表达式组成逻辑组成
逻辑电路就不会出现竞争冒险。
⑵增加乘积项
FC'C'ACBCF，根据这个逻辑表达式A=B=1时，可得例如，函数式，当出现FACBC'AB，F组成逻辑电路，则可能化为竞争冒险。
可利用代数恒等式将根据这个表达式组成逻辑电路就不
会出现竞争冒险。
⑶输岀端并联电容器
如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输岀端并联一个电容器，其容量
为4〜20PF之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输岀端就不会岀现逻辑错误。
四、实验内容及步骤
1、将74LS04中的三个反相器串接在一起（前一级的输岀作为下一级的输入）第一级反相器的输入接1MHZ脉冲源。
将第一级反相器的输岀分别作为74LS00中一个与非门的输入，用示波器
观测与非门的输岀。
改为五反相器串接呢？
要求：
在下面空白区域画出实验所需的逻辑电路图，并绘制示波器观测的波形。
1、实验I的接线图
2、实验2的接线图
74LS04
T4LS04
74LS04
1MHz
OUTPUT
74LSO4
74LS04
波形图:
1
ni
m4
1」」壯
1J
r—1
雷m曙用利■驀萬贅m
式辑照逻果。
再按输，用示波器观察岀结Rx1本2、用基门电路设计完成AB'BCFAC搭建
电路。
并用示波器观察结果，在下面空白区域画出实验所需的逻辑电路图，并绘制示波器观测的波形，要求：
逻辑理论分析比较这两结果，再与实际比较结果相比，理论情况是否与实际比较结果一致为什么。
（TTL40ns）。
门的传输延迟
时间为10ns~
ABBC''BCFACFAC3、设计实现和，实验步骤同上。
:
:
2
五、实验数据处理与分如果仅考代表，那未OUTPUT=lMH脉冲用A假定第一级反相器的输入AA。
虑逻辑表达式，那末输出是固定的高电平，示波器上应显示出一个代表高电平的直线。
⑴发现并消掉互补变量
FAA'）C'F（AB）（A，可得。
若直接根据这个逻例如，函数式，在B=C=0时FACA'BAB，
辑表达式组成逻辑电路，则可能岀现竞争冒险。
可以将函数式化为根据这个表达式组成逻辑组
成逻辑电路就不会岀现竞争冒险。
.
⑵增加乘积项
FC'C'BCACF,根据这个逻辑表达式A=B=1，当时，可得例如，函数式出现FACBC'AB，组成逻辑电路，则可能化为竞争冒险。
可利用代数恒等式将F根据这个表达式组成逻辑电路就
不会出现竞争冒险。
⑶输岀端并联电容器
如果逻辑电路在较慢的速度下工作，为了消去竞争冒险，可以在输岀端并联一个电容器，其容量
为4〜20PF之间，它对于很窄的负跳变脉冲起到平波的作用，这时在输岀端就不会岀现逻辑错误。
六、质疑、建议、问题讨论
但是由于Z是由A经过三级反相器（或者五级反相器）产生的，它的跳变时间比A的跳变时间有所延迟，产生了冒险现象，在与非门的输出引起出现向下的毛刺。
由于五级反相器的延迟时间大于三级反相器的延迟时间，因此实验2中波形的毛
刺与实验1中波形的毛刺相比，既宽又长
，且在互补信号的状态发生变化时可能出当电路中存在由反相器产生的互补信号现竞争冒险现象。
计算机与信息学院信息工程类实验报告
系：
计算机科学与技术专业：
计算机科学与技术年级：
2009级
姓名：
黄朝锋学号：
09150048实验课程：
集成触发器RS.JK.T.D实验室号：
_田家炳__404实验设备号：
13时间:
成绩:
指导教师签字:
实验名称集成触发器及其应用
1.实验目的和要求
1.掌握基本RS、D和JK触发器的逻辑功能及测试方法。
2.熟悉D和JK触发器的触发方法。
3.了解触发器之间的相互转换。
2.实验原理
触发器是基本的逻辑单元，它具有两个稳定状态，在一定的外加信号作用下可以由一种稳定
状态转变为另一稳定态；无外加信号作用时，将维持原状态不变。
因为触发器是一种具有记忆功能的二进制存贮单元，所以是构成各种时序电路的基本逻辑单元。
触发器RS基本1.
&&RS&&+5VRS
触发器基本RS图5-1（a）防抖动开关图5-1（b）所示。
其
逻辑功能如下：
由两个与非门构成一个
升级会员 