数字集成电路设计笔记归纳.docx

数字集成电路设计笔记归纳.docx

《数字集成电路设计笔记归纳.docx》由会员分享，可在线阅读，更多相关《数字集成电路设计笔记归纳.docx（20页珍藏版）》请在冰豆网上搜索。

数字集成电路设计笔记归纳

第三章、器件

一、超深亚微米工艺条件下MOS管主要二阶效应：

1、速度饱和效应：

主要出现在短沟道NMOS管，PMOS速度饱和效应不显著。

主要原因是

太大。

在沟道电场强度不高时载流子速度正比于电场强度（

），即载流子迁移率是常数。

但在电场强度很高时载流子的速度将由于散射效应而趋于饱和，不再随电场强度的增加而线性增加。

此时近似表达式为：

（

），

（

），出现饱和速度时的漏源电压

是一个常数。

线性区的电流公式不变，但一旦达到

，电流即可饱和，此时

与

成线性关系（不再是低压时的平方关系）。

2、Latch-up效应：

由于单阱工艺的NPNP结构，可能会出现VDD到VSS的短路大电流。

正反馈机制：

PNP微正向导通，射集电流反馈入NPN的基极，电流放大后又反馈到PNP的基极，再次放大加剧导通。

克服的方法：

1、减少阱/衬底的寄生电阻，从而减少馈入基极的电流，于是削弱了正反馈。

2、保护环。

3、短沟道效应：

在沟道较长时，沟道耗尽区主要来自MOS场效应，而当沟道较短时，漏衬结（反偏）、源衬结的耗尽区将不可忽略，即栅下的一部分区域已被耗尽，只需要一个较小的阈值电压就足以引起强反型。

所以短沟时VT随L的减小而减小。

此外，提高漏源电压可以得到类似的效应，短沟时VT随VDS增加而减小，因为这增加了反偏漏衬结耗尽区的宽度。

这一效应被称为漏端感应源端势垒降低。

4、漏端感应源端势垒降低（DIBL）：

VDS增加会使源端势垒下降，沟道长度缩短会使源端势垒下降。

VDS很大时反偏漏衬结击穿，漏源穿通，将不受栅压控制。

5、亚阈值效应（弱反型导通）：

当电压低于阈值电压时MOS管已部分导通。

不存在导电沟道时源（n+）体（p）漏（n+）三端实际上形成了一个寄生的双极性晶体管。

一般希望该效应越小越好，尤其在依靠电荷在电容上存储的动态电路，因为其工作会受亚阈值漏电的严重影响。

绝缘体上硅（SOI）

6、沟长调制：

长沟器件：

沟道夹断饱和；短沟器件：

载流子速度饱和。

7、热载流子效应：

由于器件发展过程中，电压降低的幅度不及器件尺寸，导致电场强度提高，使得电子速度增加。

漏端强电场一方面引起高能热电子与晶格碰撞产生电子空穴对，从而形成衬底电流，另一方面使电子隧穿到栅氧中，形成栅电流并改变阈值电压。

影响：

1、使器件参数变差，引起长期的可靠性问题，可能导致器件失效。

2、衬底电流会引入噪声、Latch-up、和动态节点漏电。

解决：

LDD（轻掺杂漏）：

在漏源区和沟道间加一段电阻率较高的轻掺杂n-区。

缺点是使器件跨导和IDS减小。

8、体效应：

衬底偏置体效应、衬底电流感应体效应（衬底电流在衬底电阻上的压降造成衬偏电压）。

二、MOSFET器件模型

1、目的、意义：

减少设计时间和制造成本。

2、要求：

精确；有物理基础；可扩展性，能预测不同尺寸器件性能；高效率性，减少迭代次数和模拟时间

3、结构电阻：

沟道等效电阻、寄生电阻

4、结构电容：

三、特征尺寸缩小

目的：

1、尺寸更小；2、速度更快；3、功耗更低；4、成本更低、

方式：

1、恒场律（全比例缩小），理想模型，尺寸和电压按统一比例缩小。

优点：

提高了集成密度

未改善：

功率密度。

问题：

1、电流密度增加；2、VTH小使得抗干扰能力差；3、电源电压标准改变带来不便；4、漏源耗尽层宽度不按比例缩小。

2、恒压律，目前最普遍，仅尺寸缩小，电压保持不变。

优点：

1、电源电压不变；2、提高了集成密度

问题：

1、电流密度、功率密度极大增加；2、功耗增加；3、沟道电场增加，将产生热载流子效应、速度饱和效应等负面效应；4、衬底浓度的增加使PN结寄生电容增加，速度下降。

3、一般化缩小，对今天最实用，尺寸和电压按不同比例缩小。

限制因素：

长期使用的可靠性、载流子的极限速度、功耗。

第四章、导线及互连

一、确定并量化互连参数

1、互连寄生参数（寄生R、L、C）对电路特性的影响主要表现在三个方面：

性能下降，传播延时增加；功耗增加，影响能耗和功率的分布；引起额外的噪声来源，影响电路可靠性。

2、寄生参数简化条件（寄生电阻、寄生电感、寄生电容（对地电容，线间电容））：

若导线电阻大，可以不考虑电感，只考虑电阻电容；

若导线电阻小且短，可以只考虑电容；

若导线电阻小且长，则需考虑电感电容；

若导线平均间距很大，可以不考虑线间电容。

3、互连电阻：

：

纵向参数t、

由工艺决定，横向参数l、w由版图决定。

互连电阻越小，允许通过互连线的电流越大，互连延迟越小。

薄层电阻

与版图尺寸无关，则

=

（n为薄层电阻方块数）：

接触电阻：

互连与硅及多晶之间的接触（有源接触孔）、不同互连层之间的接触（通孔）

减低接触电阻的途径：

增大接触孔（效果不明显）；增多接触孔；信号线尽量保持在同一层。

0.25umCMOS工艺接触电阻典型值：

有源接触孔5~20

，通孔1~5

。

趋肤效应：

在非常高频率下，电流主要在导体表面流动，其电流密度随进入导体深度而指数下降。

趋肤深度：

电流下降到额定值的1/e时所处的深度。

临界频率：

趋肤深度达到导体最大尺寸（w或t）的1/2时的频率。

4、互连电容：

导线对衬底的电容：

是电路负载电容的一部分。

不考虑边缘效应时C=

（若w>>t），

是绝缘介质（氧化层）的介电常数，

是氧化层厚度。

导线间的电容：

5、互连电感：

何时考虑：

很长的互连线；极高的频率>1GHz；低电阻率互连材料如Cu。

对电路性能影响：

振荡和过冲效应；导线间电感耦合；

V=Ldi/dt引起的开关噪声；阻抗失配引起的信号反射。

电感值估算：

一条导线（每单位长度）的电容c和电感l存在

关系式（成立的条件是该导线必须完全被均匀的绝缘介质所包围，但不满足时也可使用来求近似值）。

二、互连线延时模型

1、分布模型：

电阻和电容沿线长连续分布，是实际情形，但需要解偏微分方程。

2、集总模型：

以总电阻和总对地电容等效。

适用于导线较短且频率不十分高的情况，只需解常微分方程。

对长互连线是一个保守和不精确的模型。

为解决集总模型对于长互连线不精确，采取分段集总（分段数越多越精确，但模型越复杂，模拟所需时间越长）。

引入：

3、RC树、Elmore延时公式：

RC树：

该电路只有一个输入节点，所有电容都在某个节点和地之间，不包含任何电阻回路（使其成为树结构）。

Elmore延时公式：

节点i处延时为

，

表示路径电阻，

表示共享路径电阻，代表从输入节点s到节点i和节点k这两条路径共享的电阻，

代表这个节点的电容。

4、N级RC链：

RC树的无分支的特殊情形。

可以使用N级等分RC链来近似一条均匀分布电阻-电容线：

，导线长L，单位长度电阻、电容为r、c。

R（=rL）是导线集总电阻，C（=cL）是集总电容。

当N很大时模型趋于分布式rc线：

，从而有：

一条导线的延时与其长度的平方成正比，分布rc线的延时是集总RC模型预测的延时的一半，即集总模型代表保守估计。

5、互连延时的优化：

采用低电阻率互连导体，降低R：

采用Cu替换Al。

采用低介电常数的互连介质，降低C：

将减少延时、功耗和串扰。

采用过渡金属硅化物，降低多晶接触电阻。

增加互连层数量，有助于减少导线长度。

分层优化。

地址线对策。

优化走线方式，45°布线。

插入中继器。

降低电压摆幅，既缩小了延时又减小了动态功耗。

三、传输线模型

当开关速度足够快，互连线的电阻足够小时，导线的电感将不可忽略，因而必须考虑传输线效应。

一条导线的分布rlc模型称为传输线模型。

1、有损传输线：

考虑r、l、c，适用于Al基芯片。

2、无损传输线：

考虑l、c，适用于Cu基芯片。

单位长度的传输延时

。

信号反射与终端阻抗：

终端阻抗决定了当波到达导线末端时有多少比例被反射。

反射系数：

（R为终端阻抗，

为线的特征阻抗）

不同终端时传输线特性：

3、抑制传输线效应：

阻抗匹配，在导线源端串联匹配电阻或者在导线末端并联匹配电阻。

四、串扰

1、来源：

当两条互连线间距很小时，一条线上的脉冲电压通过寄生电容耦合在另外一条线上引起寄生信号。

2、串扰的大小取决于线间耦合电容的大小和线间电压差随时间的变化速率。

线间距越小，耦合电容越大，串扰越严重。

层间串扰：

平板电容。

重叠面积越大，电容越大。

为了使重叠面积尽可能小，版图设计时应使相邻两层连线在交叉时相互垂直。

3、抑制串扰的途径：

尽量避免节点浮空。

对串扰敏感的节点（低摆幅、浮空）应尽量远离全摆幅信号线。

相邻（同层、异层）导线尽量不要平行，邻层尽量垂直走线，平行走线尽量远离。

在两条信号线间加一条接地或者接VDD的屏蔽线，使线间电容成为接地电容，但会增加电容负载。

时序允许前提下，尽可能加大信号上升下降时间，但会使开关功耗加大。

第五章、反相器

一、基本特性

1、无比逻辑，逻辑电平与器件的相对尺寸无关，所以晶体管可以采用最小尺寸。

2、极高输入阻抗。

设计良好的反相器具有低输出阻抗，从而对噪声和干扰不敏感。

3、稳态工作情况下，VDD和GND之间没有直接通路，即没有电流存在（静态电路），此时输入和输出保持不变，且没有任何静态功耗。

二、直流电压转移特性VTC（输出与输入电平间的关系）

1、阈值电压

：

NMOS、PMOS均在饱和区，由电流相等（使用饱和区电流公式）求解。

短沟器件或高电源电压：

使用速度饱和时电流公式

长沟器件或低电源电压：

使用饱和区电流公式（平方律）

对称的CMOS反相器：

，

，此时

2、噪声容限

定义：

、

是

时反相器的工作点。

，

。

①若CMOS反相器对称（即

，

）：

对VTC采取线性近似。

由两个管子均处于饱和区（或者速度饱和），由电流相等，对Vin求导并令

求解

，则

，

。

②若CMOS反相器不对称：

由PMOS在线性区，NMOS在饱和区，由电流相等，对Vin求导并令

，此方程和电流相等方程联立解出Vin即为

。

再使PMOS饱和，NMOS线性重复上面步骤求

。

③最大噪声容限：

min{

，

}

3、反相器链的再生特性

逻辑门具有再生特性的条件：

合法区的增益小于1，过渡区增益大于1。

三、瞬态特性

1、负载电容

三部分：

当前级MOS管漏衬电容，下级MOS管的栅电容，互连线的寄生电容。

2、上升下降时间

3、传输延迟时间计算

tp测量方法：

环形振荡器测量法

（N为奇数）

一个周期时间内，正好N个低至高翻转响应时间，N个高至低翻转响应时间。

计算公式：

4、提高反相器速度

对于固定的大负载电容可以通过增加器件尺寸提高速度。

对于小负载，不会明显增加。

5、低功耗电路优化：

功耗来源：

动态功耗，输出节点电容充放电；处于2、3、4区时的VDD和GND短路电流引起的功耗；漏电引起的功耗，截止管的亚阈值漏电，MOS管反偏漏结的反向漏电流。

优化：

降低电源电压；降低开关活动率。

四、反相器的设计

1、要求：

功能、可靠性、功耗、面积、速度。

2、设计

第六章、组合逻辑电路

一、静态电路：

任意时刻每个门的输出通过一个低阻路径连接到VDD或者VSS上，且输出值总是由该电路所实现的布尔函数决定。

1、静态互补CMOS：

由PUN和PDN组成（PUN和PDN是互补逻辑）。

稳定状态时两个网络中有且仅有一个导通，单级输出是反向的。

①阈值降落：

NMOS做下拉时传强0，做上拉时传弱1（因为负载电容充电的过程中s端电势升高，当s充电到Vdd-Vth时MOS管截止，而不能充电到Vdd）。

同理，PMOS做上拉时传强1，做下拉时传弱0。

②晶体管尺寸规划：

宽长比P是N的两倍，串联加倍，并联保持。

③优点

无比逻辑，电平幅度与器件尺寸无关。

稳态时总有对VDD或VSS的低阻路径，输出电阻低

极高的输入阻抗

满电源幅度开关，VOH=VDD，VOL=VSS。

鲁棒性好，噪声容限大。

电源与地之间无直接通路，无静态功耗

传播延时与负载电容和晶体管电阻有关，改变尺寸可使得上升下降时间接近。

④大扇入时的设计技巧

传输延时随扇入迅速恶化，与扇入成平方关系，因为电阻电容同时增加。

传输延时随扇出的关系是每一个附加的扇出在CL上增加了两个栅电容。

可以采取：

在负载以扇出为主时加大晶体管尺寸

逐级加大晶体管尺寸，使最靠近输出端的晶体管尺寸最小

重新安排输入，使关键信号晶体管靠近输出端（最后到达的输入信号为这个门的关键信号，决定最终速度）。

重组逻辑结构，在不改变逻辑的情况下减小扇入，如用三个两输入替代四输入。

减小电压摆幅，同时降低了延时和功耗，但下一级门会变慢。

插入缓冲器将大的扇入扇出隔离。

（大扇入时小扇出，小扇入时大扇出）

⑤组合逻辑链的性能优化

逻辑努力：

表示一个门与一个反相器提供相同的输出电流时它所表现出来的输入电容比反相器大多少。

这个大的倍数称为逻辑努力。

-------------------------------------------------------------------------------------

2、有比逻辑（伪NMOS逻辑、DCVSL逻辑）

由实现逻辑功能的NMOS下拉网络和简单负载组成。

以降低稳定性和付出额外功耗为代价减小晶体管数目。

原理：

PDN关断，上拉负载起作用，VOH=VDD

PDN导通，上拉负载和PDN分压，比例逻辑。

这将降低噪声容限，并且引入静态功耗。

①伪NMOS逻辑：

PUN使用栅极接地的PMOS负载称为伪NMOS逻辑，具有较小的面积和驱动负载。

kn/kp的比例影响VTC形状和反相器VOL的值。

计算伪NMOS静态传输特性：

为求VOL，由Vin=Vdd时电流相等，NMOS线性，PMOS饱和（因为输出已接近0），Vout=VOL。

伪NMOS设计：

驱动管和负载管的尺寸应有一合适比例。

为了减小静态功耗，驱动电流IL应尽可能小

为了得到合理的NML，VOL=IL×R（PDN）应当小。

为了减小tPLH，IL应当大

为了减小tPHL，R（PDN）应当小。

条件1和条件3矛盾，所以速度快意味着较多的静态功耗和较小的噪声容量。

低电平输出时伪NMOS逻辑的静态功耗P=VDD×IL（IL为PMOS饱和电流）

②DCVSL逻辑（差分串联电压开关逻辑）

互补NMOS下拉，交叉连接PMOS上拉。

每个输入以互补形式，同时自身也产生互补输出。

原理：

设初始时out=1，

=0，则M1开，M2关。

当PDN1开，PDN2关，首先out被下拉，使得M2开，进而

被上拉，从而M1关。

稳定状态，任何一边的PDN和相应的PMOS负载不会同时导通，反馈机制保证在不需要负载时将其关闭，但是这一电路仍然是有比的。

特点：

同时要求正反输入，面积大，但在要求互补输出或者两个PDN能够共享时比较有利。

比通常的CMOS逻辑慢，因为反馈作用有滞后现象。

完全消除静态电流，无静态功耗，但有较大的翻转过渡电流（翻转器件PMOS和PDN会同时导通一段时间，产生一条短路路径），动态功耗大。

共享PDN的例子：

XOR-XNOR门

，

，节省了2个管子。

3、传输管逻辑

①传输管：

与前两种逻辑输入只驱动栅极不同，传输管允许输入驱动栅极和漏极来减少实现逻辑所需要的晶体管个数。

阈值损失：

NMOS传弱1，强0；PMOS传弱0，强1。

因为要在管子导通时保证不进入截止区，VsnVg+Vt=Vt。

传输管的输出不能做后级传输管的栅，避免多次阈值损失。

②CMOS传输门：

NMOS、PMOS漏源接在一起，栅极接反相控制电压。

为了保证导电沟道和衬底的隔离，NMOS衬底必须接地，PMOS衬底必须接VDD。

为了获得较快传输速度，要求ID较大，即需要增大宽长比。

特点：

NMOS传输低电平好，PMOS传输高电平好，CMOS传输门使用NMOS、PMOS互补性能获得了比单个传输管更好的性能，更接近理想开关。

③传输管逻辑：

一个输入做开关控制。

开关网络+缓冲器，结构简单，速度快。

并且理想开关具有低导通电阻和低寄生电容。

但有阈值损失，且会引起下一级静态功耗。

例：

F=AB，out=

。

开关提供B=0时的低阻通路，保证这是静态电路。

因为B=0时F=0，所以下面通路选用NMOS。

但上方通路无论使用NMOS还是PMOS都会有阈值损失。

互补传输管逻辑（CPL）：

互补数据输入。

由于每个信号的两种极性都存在，免去多余反相器。

传输管逻辑阈值损失的解决方法：

⑴电平恢复晶体管

优点：

使用所有电平不是在VDD就是在GND，因而消除了静态功耗

缺点：

在NMOS下拉X时电路变为有比逻辑，因为恢复管试图上拉X。

并且增加了X节点电容，减慢了这个门的速度。

⑵改用传输门逻辑：

将有阈值损失的管子替换为传输门。

④传输门逻辑（TG）：

设计思路类似传输管逻辑，但使用传输门替换出现阈值损失的传输管。

常见电路：

多路开关异或门（B=1时反相器工作，B=0时传输门导通）

⑤传输门、传输管逻辑小结

⑴传输管优点：

寄生电容小，速度快

缺点：

阈值损失，噪声容限差，会引起下一级静态功耗，导通电阻随电压改变。

⑵传输门优点：

无阈值损失，导通电阻不变

缺点：

必须提供正反信号，版图设计复杂度大，电容大。

⑶设计时都要遵循“低阻”原则，任何时候输出都通过低阻路径连到VDD或GND。

⑷电平恢复电路：

可以克服传输管阈值损失，可以消除静态功耗。

在NMOS下拉（或PMOS上拉）时属于有比电路，要考虑尺寸。

增加了内部节点电容，降低了门速度。

恢复晶体管的导通会加速NMOS上拉（或PMOS下拉），减小了输出的下降（或上升时间）。

二、动态电路：

将信号值暂存在高阻抗电路节点的电容上。

1、预充电-求值动态CMOS电路：

类似伪NMOS电路，使用一个逻辑块实现逻辑功能，把另一个逻辑块用单个MOS管替代。

不同的是负载管不是常开的，而是受时钟信号控制，且逻辑块也加入了时钟控制，是无比电路。

一旦动态门的输出被放电，它直到下一次预充电前都不会再回到高电平。

2、动态门特点：

优点：

晶体管数目少

全摆幅输出（VOH=VDD，VOL=GND）

无比逻辑

寄生电容小，且PDN的电流都用来给CL放电，所以开关速度快

总功耗比静态互补CMOS高（较高的翻转概率和额外的时钟负载），比伪NMOS功耗低（VDD和GND之间无静态电流和短路电流）。

缺点：

输入信号超过Vtn，PDN便开始工作，因此VM、VIL、VIH都为Vtn

噪声容限NML小，对噪声敏感

对漏电敏感（若加入反馈管，则在求值阶段变为有比逻辑）

有电荷共享问题

预充电时的不真实输出影响下级电路

需要时钟信号控制，设计复杂

3、动态设计中的问题：

①漏电：

主要来源于亚阈值漏电

解决方法：

电平保持晶体管（或反馈管）

②电荷分享：

输入信号在求值阶段变化，可能引起电荷分享问题。

如：

预充电时A=0，CA未充电，VA=0，VOUT=VDD，而在求值阶段A=1，则CL存储的电荷在CL和CA间再分配（分享），降低了可靠性。

解决方法：

加入预充电管

对内部节点预充电，充电的晶体管受时钟驱动。

代价是增加了面积和功耗。

③背栅耦合：

④时钟馈通：

在输出out和时钟clk间的栅漏电容导致输出超过VDD。

时钟的快速上升沿（下降沿）耦合到输出out。

4、动态逻辑门的级联：

富NMOS求值阶段只允许输入有0→1的转变或者保持0不变，不允许有1→0的转变（富PMOS求值阶段不允许有0→1的转变）。

所以不能使用富NMOS（或富PMOS）直接级联，因为预充电的高电平可以使下一级的NMOS导通而造成误放电，破坏正常输出。

解决方法：

①富NMOS和富PMOS交替级联

注意：

时钟信号相反

②静态反相器隔离，即采取多米诺电路。

每个输出都只有1→0的转变（或者保持1不变）。

特点：

⑴提高了输出驱动能力，也解决了动态电路不能直接级联的问题。

⑵输出不带非逻辑。

⑶速度非常快：

静态反相器可以设置的不对称。

输入电容减小，较小的逻辑努力。

5、多输出多米诺电路

不仅将整个逻辑块结果经反相器输出，还可以将其中子模块的结果也经反相器输出。

注意：

每个输出节点都有预充电管。

6、时钟信号的设计：

时钟信号最高频率受充、放电时间限制，最低频率受存储电荷保持时间限制。

（注：

文档可能无法思考全面，请浏览后下载，供参考。

）