集成电路中的晶体管及其寄生效应.docx

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集成电路中的晶体管及其寄生效应

为了在一个基片上制造出多个器件,必须采用隔离措施,pn结隔离是一种常用的工艺。

在pn结隔离工艺中,典型NPN集成晶体管的结构是四层三结构,即NPN管的高浓度n型扩散发射区-NPN管的p型扩散基区-n型外延层（NPN管的集电区-p型衬底四层,以及四层之间的三个pn结这样的工艺结构。

pn结隔离

pn结隔离是利用反向pn结的大电阻特性实现集成电路中各元器件间电性隔离方法。

常规pn结隔离在工艺上是通过隔离扩散扩穿外延层而与p衬底连通上实现的,（或称各隔离墙均有效;应该强调的是,采用常规pn结隔离工艺制造的集成电路在使用时必须在电性能给予保证,即p衬底连接电路最低电位（保证隔离pn结二极管处于反向偏置。

集成NPN管的有源寄生效应

四层三结结构:

典型集成晶体管的四层三结结构--指NPN管的高浓度n型扩散发射区N+-NPN管的p型扩散基区-n型外延层（NPN管的集电区nepi（epitaxial外延的-p型衬底四层p-Si,以及四层之间的三个pn结这样的工艺结构EB（Emitter—Base结、BC（Base-Collector结、CS结（Collector-Substrate。

寄生PNP管处于放大区的三个条件:

（1EB结正偏（即NPN管的BC结正偏

（2BC结反偏（即NPN管的CS结反偏

pnp=1~3β（3具有一定的电流放大能力（一般

其中,条件（2永远成立,因为pn结隔离就是要求衬底P+隔离环接到最低电位。

条件（3一般也很容易达到。

条件（1能否满足则取决于NPN管的工作状态。

α（2可采用外延层掺金工艺,引入深能级杂质,降低少子寿命,从而降低。

掺金工艺是在NPN管集电区掺金（相当于在PNP管基区掺金。

掺金的作用,使PNP管基区中高复合中心数增加,少数载流子在基区复合加剧,由于非平衡少数载流子不可能到达集电区从而使寄生PNP管电流放大系数大大降低。

↓β→

（3还应注意,NPN管基区侧壁到P+隔离环之间也会形成横向PNP管,必须使NPN管基区外侧和隔离框保持足够距离。

集成电路中的无源寄生将影响集成电路的瞬态特性,而无源寄生元件主要是寄生结电容。

pn结电容的大小与结的结构和所处的状态有关,即与pn结上所加的偏压有关;与p

n结的面积有关,在pn结的面积计算时,注意其侧面积为四分之一圆柱面积,这是由于扩散形成电性区时存在横向扩散所致;且与pn结面是侧面还是底面有关。

因此,在考虑计算寄生结电容时,必须和pn结的实际结构结合起来,还必须和pn结在某个瞬态过程中实际电性状态变化结合起来。

介质隔离-使用绝缘介质取代反向pn结,实现集成电路中各元器件间电性隔离方法。

等平面隔离工艺是一种混合隔离工艺,在实现集成电路中各元器件间电性隔离时,既使用了反向pn结的大电阻特性,又使用了绝缘介质电性绝缘性质的方法。

第2章集成电路中的晶体管及其寄生效应

2.1集成电路中的双极晶体管模型

2.2集成双极晶体管的有源寄生效应

2.3集成双极晶体管的无源寄生效应

2.4集成电路中的PNP管

2.5集成二极管

2.6肖特基势垒二极管（SBD和肖特基箝位晶体管（SCT

2.7MOS集成电路中的有源寄生效应

2.8集成电路中的MOS晶体管模型

p-n结二极管的分析和模拟是双极结型晶体管（BJT原理和模拟的基础。

BJT是由两个背靠背的p-n结,并由一个半导体簿区串联而成的。

虽然分立的二极管没有放大作用,但是当它们由一个纯的单晶,结构完整的半导体簿区耦合起来时,这种器件就变成了有源器件,并具有好的功率增益。

在发射结处于正向偏压（低阻抗,而集电极处于反向偏压（高阻抗下,由发射结注入的少子电流几乎全部输运到集电结,使器件具有放大作用。

当器件状态处于有源区时,就有功率增益。

NPNBJT是两个半导体晶体的n型区由中间的p型区耦合起来的;而PNPBJT是两个p型区由中间的n型区耦合起来的。

实际上,所有三个区域都是半导体单晶的一部分。

在这种器件中,电流的描述涉及空穴和电子的运动,所以称作为双极型晶体管。

EbersandMoll晶体管方程

为了更容易地分析含有BJT的电子电路,通常将BJT模拟为二端电路元件。

用二个电流和二个电压足以能分析BJT的工作原理,这里将BJT模拟为黑匣子（blackbox。

NPN晶体管的共基极连接如图所示,图中表示输入电流IE和电压VBE,以及输出电流IC和电压VBC。

BJT可以看作二个耦合的二极管,其电流-电压方程与二极管的电流-电压方程相类似。

事实上,这些方程可为:

加上Kirchoff定律规定的二个方程:

构成四个方程。

假如Aij确定的话,四个方程中还有6个未知的电流和电压参数。

如果给出二个电流或电压值,其它四个电流与电压值就可确定。

这四个公式对于晶体管模拟是非常有用的,尤其是在计算机辅助电路分析中,而且并不仅仅限制在低水平注入条件。

这些方程通常称为Ebers-Moll方程。

集成NPN的结构与寄生效应

为了在一个基片上制造出多个器件,必须采用隔离措施,pn结隔离是一种常用的工艺。

在pn结隔离工艺中,典型NPN集成晶体管的结构是四层三结构,即NPN管的高浓度n型扩散发射区-NPN管的p型扩散基区-n型外延层（NPN管的集电区-p型衬底四层,以及四层之间的三个pn结这样的工艺结构。

pn结隔离

pn结隔离是利用反向pn结的大电阻特性实现集成电路中各元器件间电性隔离方法。

常规pn结隔离在工艺上是通过隔离扩散扩穿外延层而与p衬底连通上实现的,（或称各隔离墙均有效;应该强调的是,采用常规pn结隔离工艺制造的集成电路在使用时必须在电性能给予保证,即p衬底连接电路最低电位（保证隔离pn结二极管处于反向偏置。

集成NPN管的有源寄生效应

四层三结结构:

典型集成晶体管的四层三结结构--指NPN管的高浓度n型扩散发射区N+-NPN管的p型扩散基区-n型外延层（NPN管的集电区nepi（epitaxial外延的-p型衬底四层p-Si,以及四层之间的三个pn结这样的工艺结构EB（Emitter—Base结、BC（Base-Collector结、CS结（Collector-Substrate。

寄生PNP管处于放大区的三个条件:

（1EB结正偏（即NPN管的BC结正偏

（2BC结反偏（即NPN管的CS结反偏

pnp=1~3（3具有一定的电流放大能力（一般

其中,条件（2永远成立,因为pn结隔离就是要求衬底P+隔离环接到最低电位。

条件（3一般也很容易达到。

条件（1能否满足则取决于NPN管的工作状态。

α（2可采用外延层掺金工艺,引入深能级杂质,降低少子寿命,从而降低。

掺金工艺是在NPN管集电区掺金（相当于在PNP管基区掺金。

掺金的作用,使PNP管基区中高复合中心数增加,少数载流子在基区复合加剧,由于非平衡少数载流子不可能到达集电区从而使寄生PNP管电流放大系数大大降低。

↓β→

（3还应注意,NPN管基区侧壁到P+隔离环之间也会形成横向PNP管,必须使NPN

管基区外侧和隔离框保持足够距离。

集成电路中的无源寄生将影响集成电路的瞬态特性,而无源寄生元件主要是寄生结电容。

pn结电容的大小与结的结构和所处的状态有关,即与pn结上所加的偏压有关;与pn结的面积有关,在pn结的面积计算时,注意其侧面积为四分之一圆柱面积,这是由于扩散形成电性区时存在横向扩散所致;且与pn结面是侧面还是底面有关。

因此,在考虑计算寄生结电容时,必须和pn结的实际结构结合起来,还必须和pn结在某个瞬态过程中实际电性状态变化结合起来。

介质隔离-使用绝缘介质取代反向pn结,实现集成电路中各元器件间电性隔离方法。

等平面隔离工艺是一种混合隔离工艺,在实现集成电路中各元器件间电性隔离时,既使用了反向pn结的大电阻特性,又使用了绝缘介质电性绝缘性质的方法。

2.4集成电路中的PNP管

横向PNP管、纵向PNP管的结构与特点由于模拟集成电路中要应用NPN-PNP互补设计以及某些偏置电路极性的要求,需要引入PNP结构的晶体管。

图A示出集成电路中的两种PNP型管。

其中,横向PNP管广泛应用于有源负载、电平位移等电路中。

它的制作可与普通的NPN管同时进行,不需附加工序。

采用等平面隔离工艺的横向PNP管的基本图形和结构如图6-1所示,其中心p型发射区和外围p型区是与普通NPN管基区淡硼扩散同时完成的,而基区即为外延层。

在横向PNP管中,发射区注入的少子（空穴在基区中流动的方向与衬底平行,故称为横向PNP管。

图A集成电路中的PNP型晶体管

衬底PNP管SubstratePNPtransistor

（纵向PNP管

纵向PNP管其结构如图2.18所示。

它以P型衬底作集电区,集电极从浓硼隔离槽引出。

N型外延层作基区,用硼扩散作发射区。

由于其集电极与衬底相通,在电路中总是接在最低电位处,这使它的使用场合受到了限制,在运放中通常只能作为输出级或输出缓冲级使用。

肖特基势垒Schottky—barrier

金属和半导体接触,也和PN结一样在接触处的半导体表面层内,自然地形成了由半导体中的杂质离子组成的空间电荷层或耗尽层。

其中存在的电子或空穴的势垒,叫做肖特基势垒。

以金属与N型硅接触为例。

N型硅的功函数一般比金属的功函数小。

金属与N型硅接触时,电子由硅流入金属,在硅表面层内出现由带正电的杂质离子组成的空间电荷层。

其中存在由硅指向金属的电场及电子势垒。

在平衡时,势垒高度大到足以阻止电子进一步流向金属,也就是说,越过势垒流入金属的电子流与由金属流入半导体的电子流相等。

这个势垒就是肖特基势垒。

肖特基势垒和PN结势垒—样,也具有随外加电压改变的势垒电容及整流作用。

加上正向电压（金属接正时,耗尽层中电场减小,势垒降低,结果出现了由硅流向金属的净电子流。

外加电压反向时,耗尽层中的电场及势垒高度和宽度增加,结果出现了由金属流向硅的很小的电子流。

所以,肖特基势垒具有整流作用。

若硅掺杂很重,则势垒很薄,通过接触的电流主要是隧道电流。

这时接触没有整流作用。

通过接触的电流基本上是多数载流子电流。

但是,如果势垒很高,则势垒层中可能

有较大的空穴密度。

在正向时,可能有空穴由势垒层扩散注入内部中性N区,成为储存电荷。

适当增大半导体的掺杂浓度,选用势垒高度小的金属—半导体接触,可减小少数载流子注入现象。

SBD在TTL中起到的嵌位作用

肖特基势垒二极管（SBD具有可用于改善集成电路三个特点,即正向压降低、开关时间短和反向击穿电压高。

由于TTL集成电路在提高电路速度时存在矛盾,即要想减少电路导通延迟时间,可以通过加大输出管的基极驱动电流来实现,这势必使输出管在电路导通态的饱和深度增加,输出管的基区和集电区的超量存储电荷增加,在电路截止是加大了截止延迟时间;肖特基势垒二极管与可能饱和的晶体管集电结正向并接,由于SBD正向压降低的特点,是晶体管的饱和深度不能太深,从而有效的提高了电路速度。

2.7MOS集成电路中的有源寄生效应

由图可见,当互连铝线跨过场氧区B、C两个扩散区时,如果互连铝线电位足够高,可能使场区表面反型,形成寄生沟道,使本不应连通的有源区导通,造成工作电流泄漏,使器件电路性能变差,乃至失效。

预防措施:

但需要增长场氧时间,对前部工序有影响,并将造成台阶陡峭,不利于布线。

采用等平面工艺可以改善这些影响。

↑（1增厚场氧厚度t’OX,使VTF。

但注意注入剂量不宜过高,以防止某些寄生电容增大,和击穿电压的下降。

↑（2对场区进行同型注入,提高衬底浓度,使V’TF

寄生PNPN效应又称闩锁（Latch-up效应或寄生可控硅（SCR效应。

补充:

什么是晶闸管[晶体闸流管]（Thyristor,别名:

可控硅整流器（SiliconControlledRectifier—SCR

1956年美国贝尔实验室（BellLab发明了晶闸管

1957年美国通用电气公司（GE开发出第一只晶闸管产品

1958年商业化

开辟了电力电子技术迅速发展和广泛应用的崭新时代,它的出现使半导体器件由弱电领域扩展到强电领域。

20世纪80年代以来,开始被性能更好的全控型器件取代

能承受的电压和电流容量最高,工作可靠,在大容量的场合具有重要地位

晶闸管往往专指晶闸管的一种基本类型——普通晶闸管广义上讲,晶闸管还包括其许多类型的派生器件

晶闸管的外形结构

外形有螺栓型和平板型两种封装

引出阳极A、阴极K和门极（控制端G三个联接端

对于螺栓型封装,通常螺栓是其阳极,能与散热器紧密联接且安装方便

平板型封装的晶闸管可由两个散热器将其夹在中间

晶闸管的外形、结构和电气图形符号

a外形b结构c电气图形符号

Latch-Up（锁定是CMOS存在一种寄生电路的效应,它会导致VDD和VSS短路,使得晶片损毁,或者至少系统因电源关闭而停摆。

这种效应是早期CMOS技术不能被接受的重要原因之一。

在制造更新和充分了解电路设计技巧之后,这种效应已经可以被控制了。

CMOS电路之所以会产生Latch-Up效应,我们可以用图2.29来表示。

在图中我们以剖面图来看一个CMOS反相器如何发生此效应,而且它是用P型阱制造生产。

在这个图中,我们同时也描绘了寄生电路,它包含了两个BJT（一个纵向npn和一个横向pnp和两个电阻（RS是因N型衬底产生,Rw是因P阱产生。

BJT的特性和MOS是完全两样的。

CMOS电路中的寄生PNPN效应

BJT有三个端点,分别为:

集电极（C、基极（B、发射极（E。

在一个npn晶体管中,电流会从集极流至射极,如果集极-射极偏压（VCE大于等于某一个正电压（例如,0.2V的饱和电压,且基极-射极偏压（VBE大于0.6V或更多一些。

在PNP晶体管中,电流电压极性刚好与NPN相反。

图（a中的T1是一个PNP晶体管,T2则是一个NPN晶体管。

如果RS与Rw愈大,那么Latch-Up便愈可能发生,其等效电路图如图（b中所示。

如果有足够的电流流入N型衬底而从P型阱中流出,在RS两端的电压将可能有足够大的偏压使得T1和T2两个晶体管进入线性区而如同一小电阻。

因此从电源会流出多少电流就由RS的值来决定,这个电流可能足够大而使得电路故障。

为了缓和这种效应,我们可以降低BJT的增益值并且减少Rs与Rw的电阻值。

我们可以加上衬底接点（SubstrateContact,它可以有效减少Rs、Rw电阻值。

在现在大部分的制造中设计者并不需要太担心Latch-Up的问题,只要设计时使用充分的衬底接点。

事实上,现在要分析出加多少的衬底接点就可以避免Latch-Up这个问题是很难的。

使T1、T2∙pnp«1,工艺上采取背面掺金,中子辐射电子辐照等降低少子寿命β⨯npnβ→,↓↓β的

∙输入输出保护

采用重掺杂衬底上的外延层,阱下加p+埋层。

∙

制备“逆向阱”结构。

∙

采用深槽隔离技术。

∙

LatchupProblem

2.8集成电路中的MOS晶体管模型

MOS模型

MOS的一级模型是SPICE的MOSFET模型中最简单的一种。

该模型适于沟长大于5微米,栅氧化层厚度大于500埃的MOSFET。

计算速度快但不精确。

MOSFET的二级模型是基于几何图形的分析模型。

在MOSFET的二级模型中,考虑了小尺寸器件的一些二级效应的影响。

该模型适于沟长大于2微米,沟道宽度在6微米左右,栅氧化层厚度大于250埃的MOSFET。

考虑的主要的二级效应包括:

（1短沟和窄沟效应对阈值电压的影响。

（2表面电场对载流子迁移率的影响。

（3载流子的漂移度饱和。

（4亚阈值电流（弱反型电流。

计算速度慢,精度仍不够,输出电阻不连续

MOSFET的三级模型是一个包括短沟和窄沟等二级效应的半经验模型。

与MOSFET的二级模型相比,计算效率较高,但它的经验模型参数与器件尺寸有关。

该模型适于沟长大于1微米,栅氧化层大于200埃的MOSFET。

其中主要考虑的二级效应有:

（1漏压感应的表面势垒降低（DIBL对阈值电压的影响。

（2短沟和窄沟效应对阈值电压的影响。

（3表面电场对载流子迁移率的影响。

（4载流子的漂移速度饱和。

三级模型中的亚阈值区电流与二级模型相同。

计算速度快,但输出电阻不连续。

MOS晶体管的电流-电压方程

对于MOS晶体管的电流-电压特性的经典描述是萨氏方程。

m硅栅P阱CMOS工艺沟道长度调制因子λ的典型值:

式中的λ是沟道长度调制因子,表征了沟道长度调制的程度,当不考虑沟道长度调制作用时,λ=10~5

其中,为NMOS的导电因子,

为NMOS的本征导电因子,

为电子迁移率,介电常数,其中为真空电容率,等

于;

为二氧化硅相对介电常数,约等于3.9;

为栅氧化层的厚度;W为沟道宽度;L为沟道长度;（W/L称为器件的宽长比,是器件设计的重要参数。

在非饱和区,漏源电流-漏源电压关系是一个

抛物线方程,当VDS→0时,忽略平方项的影响,

漏源电流—漏源电压呈线性关系。

IDS=kN{2（VGS-VTNVDS}

对应每一个VGS,抛物线方程的最大值发生在

临界饱和点VDS=VGS-VTN之处,当漏源电压继续

增加,则器件进入饱和区,这时的漏源电流与漏

源电压关系由沟道长度调制效应决定。

萨氏方程是MOS晶体管设计的最重要、也是最常用的方程。