CadenceSISimulation.docx

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CadenceSISimulation

Cadence仿真介绍

第一部份：

仿真流程

第二部份：

IBIS模型

IBIS模型和SPICE模型比较：

SPICE模型：

（1）电压/电流/时刻等关系从器件图形、材料特性得来，成立在低级数据的基础上

（2）每一个buffer中的器件别离描述/仿真

（3）仿真速度很慢

（4）包括芯片制造工艺信息

IBIS模型：

（1）电压/电流/时刻关系成立在IV/VT数据曲线上

（2）没有包括电路细节

（3）仿真速度快，是SPICE模型的25倍以上

（4）不包括芯片内部制造工艺信息

基于上述缘故，关于在系统级的设计，咱们更偏向于利用IBIS模型。

目前IBIS要紧利用的有V1.1，V2.1，V3.2及V4.0等版本。

模型结构如以下图：

C_pkg，R_pkg，L_pkg为封装参数；C_comp为晶片pad电容；Power_Clamp，GND_Clamp为ESD结构的V/I曲线。

输出模型比输入模型多一个pull-up，pull-down的V/T曲线。

Cadence的modelintegrity工具负责对IBIS模型进行语法检查、编辑和进行DML格式转换。

Cadence仿真不直接利用IBIS模型，而必需先把IBIS转换成DML。

<实例操作演示>

第三部份：

电路板设置

电路板设置包括：

（1）叠层设置；

（2）DC电压设置；（3）器件设置；（4）模型分派；

上述步骤能够通过setupadvisor向导设置。

1，叠层设置

2，DC电压设置

3，器件设置

4，模型分派

电阻、电容、电感等无源器件的模型能够通过成立ESPICE模型来取得。

<实例操作演示>

第四部份：

设置仿真参数

模型分派完成后，就能够够进行仿真了。

在进行仿真之前，需要对仿真的参数进行设置。

Pulsecyclecount：

通过指定系统传输的脉冲数量来确信仿真的持续时刻。

PulseClockFrequency：

确信仿真顶用来鼓励驱动器的脉冲电压源的频率。

PulseDutycycle：

脉冲占空比。

Pulse/Stepoffset：

脉冲偏移量，用来操纵主网络驱动器与相邻网络驱动器之间的鼓励时刻差。

若是该值为正，那么相邻网络驱动器在主网络驱动器以后产生鼓励。

FixedDuration：

指定仿真的持续时刻长度。

若是该值未确信，那么仿真器动态的为每一次仿真选择时长。

当该值肯按时，仿真运行的时刻就为该项中所确信的固按时刻长度。

此项值的大小与波形文件的大小成正比。

WaveformResolution（Time）：

波形分辨率，决定仿真进程中产生波形的采样数据点的多少。

DefaultIOCellModels

缺省IO单元模型。

利用该项用来决定仿真时，若是碰到未赋模型的器件时是不是利用缺省的IO单元模型。

若是将UseDefaultsForMissingComponentModels的复选框选中，表示将利用缺省的IO单元模型。

BufferDelaySelection

缓冲器延时选择。

缓冲器延时有两种选择：

On-the-fly和Fromlibrary。

On-the-fly是依照测试负载的参数计算出BufferDelay曲线，Fromlibrary是从库中获取。

在实际应历时，咱们均是通过器件的DATASHEET查出测试条件由软件自动计算出BufferDelay曲线，因此该项通常设为On-the-fly。

UnroutedInterconnectModels组合框（关于PCB板中未连线的信号，采纳以下参数）：

PercentManhattan：

设定未连接的传输线的曼哈顿距离的百分比，缺省为100%。

DefaultImpedance：

设定传输线特性阻抗，默以为65ohm。

DefaultPropVelocity：

默许传输速度，默许值为1.4142e+008M/s，现在对应εr=4.5，1ns延时对应传输线长度为5600mil。

信号在电路板上的传输速度的计算公式为：

Velocity=

传输延时公式为：

PropDelay=length/velocity

RoutedInterconnectModels组合框（关于PCB板中已连线信号，采纳以下参数）：

CutoffFrequency：

说明互连线寄生参数提取所适应的频率范围，缺省为0GHz。

在对IBIS

的PACKEG等寄生参数进行RLGC矩阵提取时，为了不考虑频率的阻碍将截止频率设为0，现在的矩阵不依托于频率，而且提取速度较快，但精度稍差。

当设置了截止频率后，RLGC矩阵将是综合矩阵，它将基于频率的参数阻碍，考虑了频率参数阻碍的RLGC矩阵具有较高的精度，但提取速度较慢。

若是对该值设置，一样建议设置该值不要超过时钟频率的三倍。

ShapMeshSize：

说明将线看成铜皮的边界尺寸范围，即标明作为场分析的最大铜箔尺寸。

若是线宽大于那个尺寸值，那么利用封锁形式公式进行模型提取，缺省为50mil。

ViaModeling：

说明所采纳的过孔模型。

FastClosedForm：

场模拟程序实时产生一个过孔子电路而并无成立一个近似的RC电路，

如此节省了仿真时刻，但没有利用模型那么准确。

IgnoreVia：

忽略过孔的阻碍。

DetailedClosedForm：

在互连模型库中寻觅相近似的过孔模型，若是没有适合的模型，那么

由场模拟程序产生一个由近似RC矩阵组成的过孔模型并存储在模型库中。

DiffpairCouplingWindow：

差分对耦合窗口，说明用来定位差分对相邻网络的基于最小耦合长度的研究窗口的尺寸，缺省值为100mils。

TopologyExtraction

DifferentialExtractionMode：

被选中时，规定差分网络只能被看成一对线提取。

当不选时，

差分网络能单独地提取。

DiffpairTopologySimplification：

差分拓朴的简化模式，规定第一用提取拓朴的所有耦合途径的最小距离计算，然后不平稳的最大长度为那个最小距离的几倍（默以为8）

Crosstalk关于串扰分析，需要确信以下信息：

GeometryWindow：

用来讲明在仿真时距离主网络的互连线边缘多少范围内（横向和纵向

均考虑）的网络需要作为干扰源来考虑。

如下图。

MinCoupledLength：

最小耦合长度。

用来讲明在GeometryWindows范围内，两根相邻线

至少需要有多长的平行走线距离才考虑它们之间的串扰。

MinNeighborCapacitance：

最小耦合电容。

确信在GeometryWindows范围内，线与线之间

的最小电容耦合程度，在那个最小电容耦合度上进行串扰分析。

SSN

PlaneModelling：

此项用在对地平面进行分析时，选择该项，仿真器就将实平面当做散布电路来考虑。

<实例操作演示>

第五部份：

拓扑提取

Cadence能够从PCB图中提取需要仿真的网络的拓扑。

提取拓扑的方式有很多种，其中一种方式确实是先进入约束治理器，然后在约束治理器当选择网络，点右键选择SigXplorer进行提取。

进入约束治理器：

然后进入SigXplorer拓扑编辑及仿真环境：

<实例操作演示>

第六部份：

执行仿真

在SigXplorer环境下要紧可执行3类仿真：

EMI，Refletion和Crosstalk

以Reflection仿真为例介绍仿真进程：

在SigXplorer窗口下部的Measurements标签下选择Reflection项，下面要紧内容包括buffer-delay，first-incident，glitch，monotonic，noise-margin，overshoot，propagation-delay，settle-delay，switch-delay。

下面的图显示了各测试项目的具体含义：

FirstIncidentRule

Verifiesthatthereceiverpintransitionoccursapproximatelyinsyncwiththepropagation

delayplustheactualrise/falltimeobservedatthedriver.Typically,ifthetransitiondoes

notoccuronthisfirsttransmissionoftheedge,itoccursmuchlaterwithreflections

matchingsomeoddmultipleofthepropagationdelay（forexample,3x,5x,andsoon,the

lengthdelay）.Thefailureisflaggedifthetimeisgreaterthan1.5timestheexpectedtime

ofpropagationplustheriseorfalltime.

接下来，需要设置driver的鼓励，如以下图：

设置完成后，就能够够进行仿真了。

点击signalsimulate按钮执行仿真，然后会弹出仿真波形窗口。

同时在SigXplorer窗口的下部的Results标签也会以表格的形式显示仿真的结果。

<实例操作演示>

第七部份：

设置约束条件并添加到PCB

在SigXplorer打开相应的拓朴结构，然后执行Set->Constraints…启动SetTopologyConstrains界面

Switch-Settle标签

Driver：

从左侧的Pins列表框当选取。

Receiver：

从左侧的Pins列表框当选取。

MinFirstSwitchDelays：

Rise/Fall：

该两项值填写一样，为时序计算取得的Tfight_time_min值。

MaxFinalSettleDelays：

Rise/Fall：

该两项值填写一样，为时序计算取得的Tfight_time_max值。

Add：

为添加规那么。

Modify：

为修改规那么。

Delete：

为删除规那么。

Prop-Delay标签

From：

约束传输线的起点节点名。

To：

约束传输线的终止节点名。

RuleType：

规那么类型，分为Delay（延时）、Length（长度）和%Manhattan（曼哈顿）长度百分比。

能够选Delay，约束延不时刻；若是要约束线长，那么选Length。

MinDelay：

最小延时量。

MaxDelay：

最大延时量。

Rel-Prop-Delay标签

关于一些有相对延时要求的网络，能够在该处设置相对延时值。

RuleName：

相对延时网络的规那么名，具有相同规那么命名的网络为同一组相对延时网络。

From：

约束传输线的起点节点名。

To：

约束传输线的终点节点名。

Scope：

约束规那么的适用范围。

分为：

Local和Global。

Local为一个网络内部匹配，Global为具有相同规那么名的不同网络之间的匹配。

DeltaType：

Delta值的类型。

Delta：

相对约束值。

TolType：

误差类型。

Tolerance：

误差值。

也确实是许诺相对约束值在多大范围内变更。

这部份需要事前在约束治理器里设好匹配群组。

Wiring标签

Topology组合框

MappingMode：

指拓扑结构与PCB中的网络结构之间的匹配方式。

通常设为PinuseandRefdes。

Schedule：

拓扑结构类型，可依照具体的要求进行设定，若是没有特殊要求可利用Template。

VerifySchedule：

选择Yes。

Physical组合框

StubLength：

Stub长度。

Stub线俗称“线头”，比如菊花链形式的连线中进入管脚的分支线长度。

一样可设一个小值。

MaxViaCount：

网络中的最大过孔数。

TotalEtchLength：

网络的总线长。

EMI组合框一样不设置。

Impedance标签页设置走线阻抗。

设置完成后，保留拓扑文件。

然后在约束治理器中导入拓扑约束：

（1）选择菜单File＝》Import＝》ElectricalCsets，在途径当中找到并选择加上约束的拓朴文件。

（2）选择左侧的列表的ElectricalConstraintSets＝》AllConstraints，点击拓朴名前面的“＋”号，能够看到延迟的管脚对。

（3）选择左侧的列表的Net＝》Routing＝》Min/MaxPropagationDelays

（4）用鼠标在网络列内外框选住适用此约束的网络，或按住键盘的Ctrl键然后再用鼠标一一点取上述的网络，右键选择菜单Create＝》Bus，输入bus名，这时选中的网络已经被移到网络列表的上边了，而且是总线的形式。

（5）点击该总线，再点击ReferenceElectricalCsets列，显现的ElectricalCsetsReference窗口，选择要加的约束名，如以下图所示：

（6）点击OK按钮关闭ElectricalCsetsReference窗口

（7）点击Colse按钮关闭ElectricalCsetApplyInformation窗口

（8）点击总线前面的“＋”号，能够看到PropagationDelays的约束已经加上了

<实例操作演示>

若是这时有约束违抗，那么在约束治理器里会用红色标出，在PCB图上也会有DRC标志。

调整PCB布线，直到知足约束条件，DRC标志消失。

PCB布线完成后，还能够继续提取网络拓扑做仿真分析，进程与前述类似。