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《EDA技术基础》复习资料

EDA复习资料

《EDA技术基础》题库及参考答案

（试用版）

目录

一、填空题1

二、单选题5

三、简答题10

四、应用题11

五、上机实验题15

一、填空题

1．现代电子技术经历了CAD、CAE和EDA三个主要的发展阶段。

2．EDA技术包括大规模可编程器件、硬件描述语言HDL、EDA工具软件和实验开发系统四大要素。

3．EDA的设计输入主要包括文本输入方式、图形输入方式和波形输入方式三种形式。

4．目前已经成为IEEE标准、应用最为广泛的硬件描述语言有VHDL和VerilogHDL。

仿真是一种对所设计电路进行间接检测的方法，包括_功能仿真和_时序仿真。

5．层次化设计是将一个大的设计项目分解为若干个子项目或若干个层次来完成的。

先从底层的电路设计开始，然后在___高层次___的设计中逐级调用低层次的设计结果，直至实现系统电路的设计。

6．用HDL设计的电路，既可以被高层次的系统调用，成为系统的一部分，也可以作为一个电路的功能块独立存在和独立运行____。

7．可编程逻辑器件从结构上可分为乘积项结构器件和查找表结构器件。

8．PLD（FPGA、CLPD）种类繁多，特点各异。

共同之处包括的三大部分是逻辑块阵列、输入/输出块和互连资源。

9．FPGA两类配置下载方式是主动配置方式和被动配置方式。

10．QuartusII是EDA器件制造商Ａltera公司自己开发的___EDA工具___软件。

11．QuartusII工具软件安装成功后、第一次运行前，还必授权。

12．QuartusII支持原理图、__文本和波形等不同的编辑方式。

13．在QuartusII集成环境下，设计文件不能直接保存在计算机磁盘根目录中，因此设计者在进入设计之前，应当在磁盘根目录中建立保存设计文件的工程目录（文件夹）。

14．在QuartusII集成环境下执行原理图输入设计法，应选择___模块/原理图文件（BlockDiagram/SchematicFile）.__方法，设计文件的扩展名是__.bdf_______。

15．无论何种设计环境，VHDL设计文件都__.vhd_______的扩展名保存，而VerilogHDL设计文件应以__.v_______的扩展名保存。

16．设计文件输入结束后一定要通过编译（Compiler），检查设计文件是否正确。

17．在QuartusII集成环境下可以执行CreateDefaultSymbol命令，为设计文件创建一个元件符号。

这个元件符号的扩展名为.bsf_____，它可以被其他图形设计文件调用，以实现多层次的系统电路设计。

18．指定设计电路的输入／输出端口与目标芯片引脚的连接关系的过程称为__引脚锁定____。

19．QuartusII中波形文件的扩展名是__.vwf_______。

20．在完成设计电路的输入／输出端口与目标芯片引脚的锁定后，再次对设计电路的仿真称为___时序仿真__或__后仿真___。

21．以EDA方式实现的电路设计文件，最终可以编程下载到__FPGA__或_CPLD_芯片中，完成硬件设计和验证。

22．在对设计文件编程下载时，需要选择的ByteBlaster（MV）编程方式，此编程方式对应计算机的___并行口编程下载通道，“MV”是混合电压的意思。

23．一般将一个完整的VHDL程序称为设计实体。

24．VHDL设计实体由库和程序包、实体、结构体、和配置等部分构成。

其中___实体和结构体是设计实体的基本组成部分，它们可以构成最基本的VHDL程序。

25．VHDL的设计实体由实体声明部分和结构体组成。

26．VHDL的实体声明部分指定了设计单元的输入/输出端口或引脚，它是设计实体对外的一个通信界面，是外界可以看到的部分；VHDL的结构体用来描述设计实体的逻辑结构和____逻辑功能，它由VHDL语句构成，是外界看不到的部分。

27．VHDL的普通标识符（或称“短标识符”）必须以字母开头，后跟若干字母、数字或单个下划线构成，且不能以下划线结束。

28．在VHDL中最常用的库是IEEE标准库，最常用的程序包是_（STD_LOGIC_1164）___。

29．在VHDL的端口声明语句中，端口方向关键字包括_IN_、_OUT_、__INOUT__和___BUFFER。

30．在VHDL程序中，单个字符要用单引号括起来，字符串要用双引号括起来。

31．VHDL的数据对象包括变量、常量和信号，它们是用来存放各种类型数据的容器。

32．常数是程序中恒定不变的值，一般在程序前部声明，在VHDL中用CONSTANT

__语句定义。

33．VHDL的变量（VARIABLE）是一个局部量，只能在进程、函数和过程中声明和使用。

34．VHDL的信号（SIGNAL）是一种数值容器，不仅可以容纳当前值，也可以保持历史值。

35．VHDL的操作符包括___逻辑操作符_（LogicOperator）_、__关系操作符（RelationalOperator）__、__算术操作符（ArithmeticOperator）_和_符号操作符（SignOperator）。

36．在VHDL中，预定义的属性标识符可用于检出时钟边沿、完成定时检查、获得未约束的数据类型的范围等。

37．HDL的基本描述语句包括_顺序语句（SequentialStatements）_____和并行语句（ConcurrentStatements）______。

38．VHDL的顺序语句只能出现在进程（PROCESS）、过程_（PROCEDURE）___和函数（FUNCTION）____中，是按程序书写的顺序自上而下、一条一条地执行。

39．VHDL的PROCESS语句是由顺序语句组成的，但其本身却是并行语句。

40．VHDL的并行信号赋值语句的赋值目标必须都是___信号____。

41．VHDL的子程序有_____过程（PROCEDURE）___和___函数（FUNCTION）_____两种类型。

42．元件例化是将预先设计好的设计实体或设计模块作为一个__元件_____，连接到当前设计实体或设计模块中一个指定的___端口_____。

43．VHDL的程序包是用VHDL语言编写的，其源程序也需要以__．vhd______文件类型保存。

44．元件例化时端口映射方式分为__位置_____映射法、___名称_____映射法和___混合_____映射法3种。

45．注释VHDL设计实体：

LIBRARYIEEE；

USEIEEE.STD_LOGIC_1164.ALL；--库、程序包声明

ENTITYH_ADDERIS

PORT（A，B：

INSTD_LOGIC；

SO，CO：

OUTSTD_LOGIC）；--实体声明

ENDENTITYH_ADDER；

ARCHITECTUREART2OFH_ADDERIS--结构体声明

BEGIN

SO<=（AORB）AND（ANANDB）；

CO<=NOT（ANANDB）；

ENDARCHITECTUREART2；

46．在QuartusII环境下，要通过执行File菜单下的Create∠Update/CreateSymbolFilesforCurrentFile命令产生元件符号。

47．按结构特点和编程工艺的不同，大规模、高密度PLD器件可分为CPLD和FPGA两大类。

48．采用SRAM结构的可编程器件，在系统断电后编程信息不保存（消失）。

在世界上为数众多的EDA生产厂商中最大的三家是ALTERA、____XILINX_____和____Lattice。

二、单选题

1．关于EDA技术的设计流程，下列顺序正确的是（A）

A原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试

B原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C原理图/HDL文本输入→功能仿真→综合→编程下载→适配硬件测试；

D原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试

2．对利用原理图输入设计方法进行数字电路系统设计，下面说法是不正确的（C）

A原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；

B原理图输入设计方法一般是一种自底向上的设计方法；

C原理图输入设计方法无法对电路进行功能描述；

D原理图输入设计方法也可进行层次化设计。

3．下列对CPLD结构与工作原理的描述中，正确的是（C）

ACPLD是基于查找表结构的可编程逻辑器件；

BCPLD即是现场可编程逻辑器件的英文简称；

C早期的CPLD是从GAL的结构扩展而来；

D在Altera公司生产的器件中，MAX7000系列属CPLD结构；

4．QuartusII的设计文件不能直接保存在（B）。

A系统默认路径B硬盘根目录C项目文件夹D用户自定义工程目录

5．执行QuartusII的（A）命令，可以为设计电路建立一个元件符号。

ACreate∠Update/CreateSymbolFilesforCurrentFileBSimulator

CCompilerDTimingAnalyzer

6．在下列器件中，不属于PLD的器件是（C）。

APROMBPALCSRAMDPLA

7．在PLD中陈列图如下所示，其逻辑表达式为（　B　　）．

Ａ．F=A+B+C　Ｂ．F=A+C　Ｃ．F=A·C　Ｄ．F=A·B·C·D

8．使用QuartusII工具软件建立仿真文件，应采用（　D　　）方式．

Ａ．图形编辑　　Ｂ．文本编辑　　　　　Ｃ．符号编辑　　　　　Ｄ．波形编辑

9．建立设计项目的菜单是（　C　　）．

Ａ．“File”“New”Ｂ．“Project”“NewProjectWizard”Ｃ．“File”“NewProjectWizard”　　　　　

10．在ＭＡＸ＋plusⅡ工具软件中，包括门电路、触发器、电源、输入、输出等元件的元件库是（　C　　）文件夹．

Ａ．\maxplus2\max2lib\mfB．\quartus\library\mega_lpm

C．\quartus\library\primitivesD．\myeda\mygdf

11．在QuartusII工具软件中，完成编译网表提取、数据库建立、逻辑综合、逻辑分割、适配、延时网表提取和编程文件汇编等打操作，并检查设计文件是否正确的过程称为（　B　　）

Ａ．编辑　　　　Ｂ．编译　　　　　　Ｃ．综合　　　　　　　Ｄ．编程

12．在QuartusII集成环境下为图形文件产生一个元件符号的主要用途是（　D　）．

Ａ．仿真　　　　Ｂ．编译　　　　　Ｃ．综合　　　　　Ｄ．被高层次电路设计调用

13．仿真是对电路设计的一种（　B　　）检测方法．

Ａ．直接的　　　Ｂ．间接的　　　　Ｃ．同步的　　　　　Ｄ．异步的

14．执行QuartusII的（B　　）命令，可以对设计电路进行功能仿真或者时序仿真．

Ａ．CreateDefaultSymbolB．StartSimulation

Ｃ．CompilerD．TimingAnalyzer

15．QuartusII的波形文件类型是（　A　　）．

Ａ．.vwf　Ｂ．.gdfＣ．.vhdＤ．.v

16．QuartusII的图形设计文件类型是（　B　　）．

Ａ．.scf　Ｂ．.bdfＣ．.vhdＤ．.v

17．QuartusII是（　C　　）

Ａ．高级语言　　Ｂ．硬件描述语言　　　Ｃ．EDA工具软件　　　Ｄ．综合软件

18．使用QuartusII工具软件实现原理图设计输入，应采用（　A　　）方式．

Ａ．模块/原理图文件　　Ｂ．文本编辑　　　　　Ｃ．符号编辑　　　　　Ｄ．波形编辑

19．使用QuartusII的图形编辑方式输入的电路原理图文件必须通过（　B　）才能进行仿真验证．

Ａ．编辑　　　　Ｂ．编译　　　　　　　Ｃ．综合　　　　　　　Ｄ．编程

20．QuartusII的波形文件当中设置仿真时间的命令是（　B　）

A．Edit/EndTimeB。

Edit/TimeBarC.View/EndTimeD.Edit/InsertNodeorBus…

21．一个能为VHDL综合器接受，并能作为一个独立的设计单元的完整的VHDL程序称为（　C　）．

Ａ．设计输入　　　Ｂ．设计输出　　　Ｃ．设计实体　　　　Ｄ．设计结构

22．VHDL的设计实体可以被高层次的系统（　D　　），成为系统的一部分．

Ａ．输入　　　　　Ｂ．输出　　　　　Ｃ．仿真　　　　　　Ｄ．调用

23．VHDL常用的库是（　A　　）标准库．

Ａ．IEEEB．STDＣ．WORKＤ．PACKAGE

24．在VHDL的端口声明语句中，用（　A　　）声明端口为输入方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

25．在VHDL的端口声明语句中，用（　B　　）声明端口为输出方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

26．在VHDL的端口声明语句中，用（　C　　）声明端口为双向方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

27．在VHDL的端口声明语句中，用（　D　　）声明端口为具有读功能的输出方向．

Ａ．INB．OUTＣ．INOUTＤ．BUFFER

28．在VHDL标识符命名规则中，以（　A　　）开头的标识符是正确的．

Ａ．字母　　　　Ｂ．数字　　　　　Ｃ．汉字　　　　　Ｄ．下划线

29．在下列标识符中，（C）是VHDL合法标识符．

Ａ．4h_addeB．h_adde4_Ｃ．h_adder_4Ｄ．_h_adde

30．在下列标识符中，（A）是VHDL错误的标识符．

Ａ．4h_addeB．h_adde4Ｃ．h_adder_4Ｄ．h_adde

31．在VHDL中，（　D　　）不能将信息带出对它定义的当前设计单元．

Ａ．信号　　　　Ｂ．常量　　　　　Ｃ．数据　　　　　　　　Ｄ．变量

32．在VHDL中，（　D　　）的数据传输是立即发生的，不存在任何延时的行为．

Ａ．信号　　　　Ｂ．常量　　　　　Ｃ．数据　　　　　　　　Ｄ．变量

33．在VHDL中，（　A　　）的数据传输不是立即发生的，目标信号的赋值是需要一定延时时间．

Ａ．信号　　　　Ｂ．常量　　　　　Ｃ．数据　　　　　　　　Ｄ．变量

34．VHDL程序中的中间信号必须在__________中定义，变量必须在__________中定义．（B）

Ａ．实体进程B．结构体进程Ｃ．进程进程Ｄ．结构体结构体

35．在VHDL中，目标变量的赋值符号是（C　　）．

Ａ．＝：

　　　　Ｂ．＝　　　　　　Ｃ．：

＝　　　　　　Ｄ．＜＝

36．在VHDL中，目标信号的赋值符号是（　D　　）．

Ａ．＝：

　　　　Ｂ．＝　　　　　　Ｃ．：

＝　　　　　　Ｄ．＜＝

37．在VHDL中，用语句（　B　　）表示检测clock的上升沿．

Ａ．clock’EVENTB．clock’EVENTANDclock=’1’

C．clock=’1’D．clock’EVENTANDclock=’0’

38．在VHDL中，用语句（　D　　）表示检测clock的下降沿．

Ａ．clock’EVENTB．clock’EVENTANDclock=’1’

C．clock=’1’D．clock’EVENTANDclock=’0’

39．在VHDL中，IF语句中至少应有１个条件句，条件句必须由（　C　）表达式构成．

Ａ．BITB．STD_LOGICC．BOOLEANＤ．任意

40．在VHDL的CASE语句中，条件句中的“＝＞”不是操作符，它只相当于（　B　）的作用．

A．IFB．THENＣ．ANDＤ．OR

41．在VHDL的FOR_LOOP语句中的循环变量是一个临时变量，属于LOOＰ语句的局部变量，（　B　　）事先声明．

Ａ．必须　　　　Ｂ．不必　　　　　Ｃ．其类型要　　　　　　Ｄ．其属性要

42．在VHDL中，语句“FORnIN0TO7LOOP”定义循环次数为（　A　　）次．

Ａ．８　　　　　Ｂ．７　　　　　　Ｃ．０　　　　　　Ｄ．１

43．在VHDL中，含WAIT语句进程PROCESS的括弧中后（　B　　）加敏感信号，否则是非法的．

Ａ．可以　　　　Ｂ．不能　　　　　Ｃ．任意　　　　　Ｄ．只能

44．在VHDL的并行语句之前，可以用（　C　　）来传送往来信息．

Ａ．变量　　　　Ｂ．变量和信号　　　Ｃ．信号　　　　Ｄ．常量

45．在VHDL中，PROCESS结构是由（　A　　）语句组成的．

Ａ．顺序　　　　Ｂ．顺序和并行　　　Ｃ．并行　　　　Ｄ．任何

46．在VHDL的进程语句格式中，敏感信号表列出的应当是设计电路的（　A　　）信号．

Ａ．输入　　　　Ｂ．输入和输出　　　Ｃ．输出　　　　Ｄ．时钟

47．在VHDL中，条件信号赋值语句WHEN_ELSE属于（　C　　）语句．

Ａ．并行兼顺序　　　Ｂ．顺序　　　　　Ｃ．并行　　　　Ｄ．任意

48．在元件例化（COMPONENT）语句中，用（　D　　）符号实现名称映射，将例化元件端口声明语句中的信号名与PORTMAP（）中的信号名关联起来．

Ａ．＝　　　　Ｂ．：

＝　　　　Ｃ．＜＝　　　Ｄ．＝＞

49．VHDL的WORK库是用户设计的现行工作库，用于存放（　A　　）．

Ａ．用户自己设计的工程项目　　　Ｂ．公共程序　　　Ｃ．共享数据　　　Ｄ．图形文件

50．在VHDL中，为了使已声明的数据类型、子程序、元件能被其他设计实体调用或共享，可以把它们汇集在（　　D　　）中．

Ａ．设计实体　　　　　Ｂ．程序库　　　　Ｃ．结构体　　　　Ｄ．程序包

51．把上边的英文缩略语和下边的中文意思对应起来。

（1）EDA

（2）FPGA（3）SOC（4）CPLD（5）ASIC

（6）SRAM（7）ISP（8）VHDL（9）BST（10）IEEE

a片上系统b复杂可编程逻辑器件

c现场可编程门阵列d静态随机存取存储器

e在系统可编程f超高速硬件描述语言

g边界扫描测试技术h美国电子工程师协会

i电子设计自动化j专用集成电

52．不完整的IF语句，其综合结果可实现____A____。

A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路

53．完整的IF语句，其综合结果可实现___B____。

A.时序逻辑电路B.组合逻辑电路C.双向电路D.三态控制电路

54．进程中的信号赋值语句，其信号更新是___C____。

A按顺序完成；B比变量更快完成；C在进程的最后完成；D都不对。

55一个项目的输入输出端口是定义在      A  。

A.实体中        B.结构体中   C.任何位置    D.进程体   

56.描述项目具有逻辑功能的是      B 。

A.实体           B.结构体   C.配置           D.进程   

57.关键字ARCHITECTURE定义的是    A    。

A.结构体        B.进程   C.实体           D.配置   

58.QuartusII中编译VHDL源程序时要求    C    。

A.文件名和实体可以不同名        B.文件名和实体名无关   

C.文件名和实体名要相同           D.不确定   

59.1987标准的VHDL语言对大小写是        D。

A.敏感的        B.只能用小写   C.只能用大写        D.不敏感

60.关于1987标准的VHDL语言中，标识符描述正确的是    A    。

A.必须以英文字母开头               B.可以使用汉字开头   

C.可以使用数字开头           D.任何字符都可以   

61.符合1987VHDL标准的标识符是     A   。

A.a_2_3                 B.a_____2   C.2_2_a                 D.2a   

62.不符合1987VHDL标准的标识符是   C     。

A.a_1_in                B.a_in_2   C.2_a                    D.asd_1 

63.变量和信号的描述正确的是    A    。

A.变量赋值号是:

=  B.信号赋值号是:

=   

C.变量赋值号是<=  D.二者没有区别   

64.下面数据中属于实数的是    B    。

A.4.2              B.3   C.‘1’                D.“11011”   

65.下面数据中属于位矢量的是    D    。

A.4.2              B.3   C.‘1’                D.“11011”

66可以不必声明而直接引用的数据类型是    C    。

A.STD_LOGIC             B.STD_LOGIC_VECTOR   

C.BIT                           D.前面三个答案都是错误的   

67.STD_LOGIG_1164中定义的高阻是字符   D     。

A.X                       B.x   C.z                        D.Z   

68.STD_LOGIG_1164中字符H定义的是        A。

A.弱信号1            B.弱信号0   C.没有这个定义    D.初始值  

69.VHDL运算符优先级的说法正确的是  C      。

A.逻辑运算的优先级最高    B.关系运算的优先级最高   

C.逻辑运算的优先级最低    D.关系运算的优先级最低

70.VHDL运算符优先级的说法正确的是     A   。

A.NOT的优先级最高          B.AND和NOT属于同一个优先级   

C.NOT的优先