基于EP1K10TC1003开发板设计的PCB实训报告.docx
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基于EP1K10TC1003开发板设计的PCB实训报告
《电子设计自动化（EDA）技术》课程实训报告
题目:
基于EP1K10TC100-3芯片的FPGA最小开发系统设计
姓名：
曾伟
院系：
应用技术学院
专业：
电子信息工程（仪器仪表）
学号：
200815194112
指导教师：
徐正坤
完成时间:
2010年6月25日
设计题目
基于EP1K10TC100-3芯片的FPGA最小系统设计
设计要求
1．原理图要合理规划，设计正确；
2．元件的布线布局要整洁美观；
3．覆铜、过孔等后期处理符合要求；
设计过程
1．创建一个PCB项目工程环境，后缀为.PRJPCB；
2．在PCB项目工程下面新建原理图文件；
3．对原理图文件进行ERC检查，并改正错误地方；
4．进行封装检查；
5．在PCB项目工程下去新建PCB文件并导入文件；
6．对PCB的布局布线以及一些后期处理；
7．进行实训总结；
成绩评定
指导教师评语
课程设计等级
目录
1、系统设计····························································1
1.1设计思路························································1
1.2系统原理························································1
2、系统的实现·························································3
2.1电源电路和复位电路模块········································3
2.2滤波电路·······················································3
2.3外部时钟电路···················································3
2.4下载电路·······················································4
2.5显示电路·······················································4
2.6AltiumDesigner新建PCB工程···································4
2.7给新建的PCB工程添加原理图文件·································5
2.8原理图的ERC（电器规则）检查···································5
2.9对元器件进行封装的检查·········································6
2.10给FPGA工程添加新的PCB文件···································6
2.11PCB文件的设计·················································7
3、总结·······························································10
4、参考书目··························································10
附录·································································11
基于EP1K10TC100-3芯片的FPGA开发板的设计
摘要：
以ALTER公司ACEX1K系列的EP1K10TC100-3为主芯片进行FPGA最小系统开发板的设计，配有I/O接口、时钟发生、EP1K10TC100-3芯片、电压转换芯片、一个配置接口（JTAG模式）以及数码管显示电路部分。
文章对原理图各个部分的功能和原理进行了详细的阐述。
此FPGA开发板具有性价比高，体积小巧，电路机构简单可靠性高等特点。
关键字：
FPGA设计EP1K10TC100-3
·1系统设计
1、1设计思路
滤波电路
FPGA最小系统框图
1、电源电路采用LT1086-3芯片和LT1587-芯片，将输入的电压+5V直流转换为电压为+3V和+1.5V电源，复位电路采用高低电平控制；
2、显示电路采用依次显示的6个7端数码管进行显示；
3、下载电路采用JTAG模式进行计算机与芯片之间的数据传递；
4、外部时钟电路将产生频率可调的秒脉冲信号。
1.2系统原理
利用AltiumDesigner6软件对电路进行设计，电路采用分块设计，对电源电路和复位电路、电源滤波电路，下载电路、外部时钟电路以及显示电路分开模块化进行设计。
原理图如下所示
FPGA最小系统原理图
·2系统的实现
2.1电源电路模块和复位电路
该电路实现对输入+5V到输出+3V和+1.5V电压的转换，以及利用稳压二极管对输入电源进行稳压；复位电路是采用高低电平原理对芯片的nCONEIG管脚控制，达到复位的作用。
2.2滤波电路模块
采用电容并联，对变压之后的+3V和+1.5V电源进行滤波。
2.3外部时钟电路
由+5V电压利用NE555JG芯片产生频率可调的脉冲信号
2.4下载电路
采用JTAG配置模式，利用计算机并行口进行计算机和芯片之间的数据传递。
2.5显示电路
数码管采用逐一显示的原理，利用74LS138对公共阴极进行控制，始终显示一个，显示的时候利用动态扫描程序，显示出肉眼不能分辨的动态显示。
2.6AltiumDesigner新建PCB工程
文件——>新建——>工程——>PCB工程如图所示，单击此处，新建PCB工程。
2.7给新建的PCB工程添加原理图文件
单击如图所示的Schematic选项，出现空白原理图，然后对图纸按要求进行一些必要的设置，然后进行原理图的编辑。
2.8原理图的ERC（电器规则）检查
如上图所示对原理图进行ERC（电器规则检查），如果有错误的话，将会弹出一个Message信息框，提醒错误的地方，然后单击错误将会在原理图错误的地方出现高亮，对错误的地方进行必要的修改，直到没有错误出现。
2.9对元器件进行封装的检查
检查是否每个元器件都有封装，如果某些元器件没有封装的话，从原理图到PCB文件的导入将会出现封装的缺失，PCB板错误。
所以检查之后要将差封装的元器件封装加上，以便能够正确导入，不使PCB板出错。
2.10给FPGA工程添加新的PCB文件
添加PCB文件以后，对PCB板进行参数设置，比如说板子形状、尺寸、布线规则等的设置，然后单击保存，因为如果不保存的话是将不能从原理图导入到PCB文件。
2.11PCB文件的设计
使原理图和PCB文件同时处于打开状态，并使原理图文件处于当前工作窗口中。
单击原理图编辑器的“设计”|“UpdatePCBDcoumentPcb1.PcbDoc”菜单如图所示
单击之后选择如下图所示的使更改生效，看是否有错误的地方，如果有错误还回到原理图进行改正，如果没有错误选择执行更改。
导入之后的PCB文件窗口如下图所示
然后对元器件进行布局和布线，布局布线之后的PCB文件如下图所示
然后进行覆铜和一些后期的处理，做完之后的PCB文件如下图所示
因为AltiumDesigner提供了三维图形，以便对制作好后的PCB板有一个清晰的了解，下图及为模拟的成型之后的PCB板。
到此为止，基于EP1K10TC100-3芯片的FPGA最小开发系统设计完毕
3、总结
在为期两周的实训课程中，让我深刻的理解到了从一个原理图到一个真正的PCB板文件夹的的设计过程，通过查询资料和不断的实践对AltiumDesigner软件进行电路图和PCB板的设计有了深刻的认识。
电路的设计从模块化分部份进行逐一设计，然后包括对电路中的模拟地和数字地的处理都有了比较深刻的认识。
对PCB各种参数的设置以及对覆铜的各种要求和覆铜之后对电路板起到的作用都有着一定的了解。
在制作FPGA开发板之前不光是要熟悉AltiumDesigner这个设计软件，还要对FPGA开发板有一定的了解，包括开始准备过程中对芯片的熟悉了解，对芯片管脚进行查询和对各个管脚在电路中所起到的不同作用。
以前使用开发板不知道开发板是如何实现计算机与芯片之间的数据的传递，现在对这些都有了很深刻的认识，包括各种下载配置模式等。
虽然由于条件限制，没能够将自己制作的PCB板实物，但是这次实训让我对电路的设计增添了不少兴趣，通过这次实训，让自己学习的理论知识得到了应用，以及在老师的带领下，解决在实训过程中遇到的各种难题，克服各种困难，为以后工作打下了一定的基础。
4、参考书目
[1]李辉.PLD与数字系统设计.［M］.西安电子科技大学出版社，2005
[2]陈学平兰帆胡勇.Protel2004电路设计与电路仿真.北京:
清华大学出版社，2007
[3]张义和.AltiumDesigner完全电路设计.北京:
机械工业出版社，2007
附录
管脚说明
用户I/O：
输入输出管脚。
MSEL[1:
0]用于选择配置模式，比如AS、PS等
DATA0FPGA串行数据输入，连接到配置器件的串行数据输出管脚
DCLKFPGA串行时钟输出，为配置器件提供串行时钟
nCSO（I/O）FPGA片选信号输出，连接到配置器件的nCS管脚
ASDO（I/O）FPGA串行数据输出，连接到配置器件的ASDI管脚
nCEO下载链期间始能输出，在一条下载链中，当第一个器件配置完成后，此信号将始能下一个器件开始进行配置。
下载链上最后一个器件的nCEO悬空
nCE下载链器件始能输入，连接到上一个器件的nCEO，下载链的最后一个器件nCE接地
nCNFIG用户模式配置起始信号。
nSTATUS配置状态信号。
CONF_DONE配置结束信号。
VCCINT内核电压。
130nm为1.5V，90nm为1.2V
VCCIO端口电压。
一般为3.3V，还可以支持多种电压，5V、1.8V、1.5V
VREF参考电压
GND信号地
VCC_PLLPLL管脚电压，直接连VCCIO
VCCA_PLLPLL模拟电压，截止通过滤波器接到VCCINT上
GNDA_PLLPLL模拟地
GNDD_PLLPLL数字地
CLK[n]PLL时钟输入
PLL[n]_OUTPLL时钟输出
VCCPD用于寻则驱动
VCCSEL用于控制配置管脚和PLL相关的输入缓冲电压
PROSEL上电复位选项
NIOPULLUP用于控制配置时所使用的用户I/O的内部上拉电阻是否工作
TEMPDIODEN用于关联温度敏感二极管
配置方式说明：
FPGA器件有三类配置下载方式：
主动配置方式（AS）和被动配置方式（PS）和最常用的（JTAG）配置方式。
AS由FPGA器件引导配置操作过程，它控制着外部存储器和初始化过程，EPCS系列.如EPCS1,EPCS4配置器件专供AS模式，目前只支持Cyclone系列。
使用Altera串行配置器件来完成。
Cyclone期间处于主动地位，配置期间处于从属地位。
配置数据通过DATA0引脚送入FPGA。
配置数据被同步在DCLK输入上，1个时钟周期传送1位数据。
PS则由外部计算机或控制器控制配置过程。
通过加强型配置器件（EPC16，EPC8，EPC4）等配置器件来完成，在PS配置期间，配置数据从外部储存部件，通过DATA0引脚送入FPGA。
配置数据在DCLK上升沿锁存，1个时钟周期传送1位数据。
JTAG接口是一个业界标准,主要用于芯片测试等功能,使用IEEEStd1149.1联合边界扫描接口引脚，支持JAMSTAPL标准，可以使用Altera下载电缆或主控器来完成。
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