数字设计原理与实践第四版课后习题答案.docx
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数字设计原理与实践第四版课后习题答案
第1章习题参考答案:
1-6一个电路含有一个2输入与门（AND2），其每个输入/输出端上都
连接了一个反相器；画出该电路的逻辑图，写出其真值表；能否将该
电路简化
解：
电路图和真值表如下：
由真值表可以看出，该电路与一个2输入或门（OR2）相同。
第2章习题参考答案:
将下面的八进制数转换成二进制数和十六进制数。
（a）1234=1010011100=29C
（b）174637=1111100110011111=F99F
（c）365517=11110101101001111=1EB4F
（d）2535321=10101011101011010001=ABAD1
（e）=111100011001=
（f）=1001010110011001111=
将下面的十六进制数转换为二进制数和八进制数。
（a）1023=1000000100011=10043
（b）7E6A=111111001101010=77152
（c）ABCD=1010101111001101=125715
（d）C350=1100001101010000=141520
（e）=100111101010=
（f）=110111101010111011101111
=
将下面的数转换成十进制数。
（a）1101011=107（b）174003=63491（c）=183
（d）=（e）=（f）F3A5=
62373
（g）12010=138（h）AB3D=43837（i）7156=3694
（j）=
完成下面的数制转换。
（a）125=1111101（b）3489=6641（c）209=11010001
（d）9714=22762（e）132=10000100（f）23851=5D2B
（g）727=10402（h）57190=DF66（i）1435=2633
（j）65113=FE59
将下面的二进制数相加，指出所有的进位：
（a）S：
1001101C：
100100
（b）S:
1010001C:
1011100
（c）S:
0C:
0
（d）S:
C:
利用减法而不是加法重复训练题，指出所有的借位而不是进
位：
（a）D：
011001B：
110000（b）D：
111101B：
1110000
（c）D：
B：
00111000（d）D：
1101101B：
写出下面每个十进制数的8位符号－数值，二进制补码，二进
制反码表示。
（a）+25原码:
00011001反码:
00011001补码:
00011001
（b）+120011110000111100001111000
（c）+82010100100101001001010010
（d）–42
（e）–610000110111110011111
1010
（f）–111111011111001000010010001
指出下面8位二进制补码数相加时是否发生溢出。
（a）11010100+11101011=10111111不存在溢出
（b）10111111+11011111=10011110不存在溢出
（c）01011101+00110001=存在溢出
（d）01100001+00011111=10000000存在溢出
对于5状态的控制器，有多少种不同的3位二进制编码方式
若是7状态或者8状态呢
解：
3位二进制编码有8种形式。
对于5状态，这是一个8中取5的排列：
N=8x7x6x5x4=6720
对于7状态，这是一个8中取7的排列：
N=8x7x6x5x4x3x2=40320
对于8状态，种类数量与7状态时相同。
若每个编码字中至少要含有一个0，对于表2-12的交通灯控制
器，有多少种不同的3位二进制编码方式
解：
在此条件下，只有7种可用的3位二进制码，从中选取6个进行
排列，方式数量为：
N=7x6x5x4x3x2=5040
列出图2-5的机械编码盘中可能会产生不正确位置的所有“坏”
边界。
解：
001/010、011/100、101/110、111/000
作为n的函数，在使用n位二进制编码的机械编码盘中有多少
个“坏”边界
解：
有一半的边界为坏边界：
2。
数字逻辑第3章参考解答：
对图（a）所示的AOI电路图，采用AND，OR,INV画出对
应的逻辑图。
解：
Z=（A⋅B+C+D）'
对图（b）所示的OAI电路图，采用AND，OR,INV画出对
应的逻辑图。
解：
Z=（（A+B）⋅C⋅D）'
13画出NOR3对应的电路图。
解：
3输入端或非门结构应为：
上部3个P管串联，下部3个N管并
联，结构如图所示。
画出OR2所对应的电路图。
解：
在NOR2电路的输出端后面级联一个INV。
画出图逻辑图所对应的电路图。
解：
若输出低电平阈值和高电平阈值分别设置为和，对
图所示的反相器特性，确定高态与低态的DC噪声容限。
解：
由图中可以看到，输出对应的输入为,输出对应
的输入为；所以，高态噪声容限为：
V;低态噪声
容限为：
V。
利用表3-3计算74HC00的p通道和n通道的导通电阻。
解：
采用极端值计算（对商用芯片，最低电源电压设为）
表中所列输出电压与电流关系如图所示：
根据电流定律，高态输出时可以建立下列方程：
RR
=⎟
⎟
⎠
⎞
⎜⎜
⎝
⎛
−
RR
4=⎟
⎟
⎠
⎞
⎜⎜
⎝
⎛
−
联立求解可得：
R=Ω=151Ω
低态输出时可以建立下列方程：
RR
=⎟
⎟⎠
⎞
⎜⎜⎝
⎛
−
RR
4=⎟
⎟⎠
⎞
⎜⎜⎝
⎛
−
联立求解可得：
R=Ω=60Ω
对于表3-3所列的74HC00，若设
V=,V=,Vcc=5V,对于下列电阻负载，确定该系列的
商用器件是否能够驱动（任何情况下输出电流不能超出I和I）.
解：
根据表3-3，对于选定的输出电压，最大输出电流限制为4mA.
c）820Ω接地：
考虑高态输出，等效电路如下：
I==>4mA不能驱动。
e）1kΩ接Vcc：
考虑低态输出，等效电路如下：
I=（）/1=>4mA不能驱动。
f）Ω接Vcc,820Ω接地：
需要分别考虑低态输出和高态输出。
低态输出等效电路如下：
I=（）/=<4mA可以驱动。
高态输出等效电路如下：
I=（）/=<4mA可以驱动。
一个发光二极管导通时的电压降约为，正常发光时需要约
5mA的电流。
当发光二极管如图3－54（a）那样连接时，确定上拉电
阻的适当值。
解：
根据所给的条件，低态输出电平V=。
对应等效
电路如下：
R=/5=Ω
在图3-32（b）中，有多少电流与功率被浪费了。
解：
浪费的电流为流过4kΩ电阻的电流：
I=/4=mA
浪费的功率为上述电流经过两个电阻产生的功率：
P=RI=x=mW
对于下列电阻电容的组合，确定时间常数RC
解：
a）5nsb）705nsc）d）100ns
对于一个CMOS电路，将电源电压增加5%，或者将内部电容和
负载电容增加5%，哪种方式会导致更大的功率消耗。
答：
CMOS的电源消耗主要是动态消耗，其关系为PCVf
=；由该关
系可以得出电源增加将导致更大的功率消耗。
分析图3-37所示反相器的下降时间，设R=900Ω，V=2V。
解：
该电路图可以等效为下列带开关的一阶电路图。
当输出从高态转
为低态时，可以等效为开关K从位置1转到位置2。
按照一阶电路三要素法的分析方法，对于电容上的电压分析如下：
初态：
V=终态：
V=
换路后的等效电阻：
R=90Ω
电路时间常数：
τ=RC=9ns
输出电压随时间变化关系为：
（）τ
V=V+V−Ve
由上式可以得出从到的下降时间为：
ns
V
tV
ln≈
−
−
Δ=τ
分析图3-37所示反相器的上升时间，设R=900Ω，V=2V。
解：
与上题类似进行分析，当输出从低态转为高态时，可以等效为开
关K从位置12到位置1。
按照一阶电路三要素法的分析方法，对于电容上的电压分析如下：
初态：
V=终态：
V=
换路后的等效电阻：
R=164Ω
电路时间常数：
τ=RC=
输出电压随时间变化关系为：
（）（1τ）
V=V+V−V−e
由上式可以得出从到的上升时间为：
ns
V
tV
19
ln≈
−
−
Δ=τ
数字逻辑第四章参考解答：
4-5根据Demorgan定理，X+Y⋅Z的补为X'⋅Y'+Z'。
但这两个函数在
XYZ=110时都等于1。
对于一个给定的输入组合，一个函数和其补函
数怎么能都等于1呢出了什么错误
答：
在利用定理时，没有考虑到运算先后顺序，正确的补函数应该为：
（X+Y⋅Z）'=X'⋅（Y⋅Z）'=X'（Y'+Z'）=X'⋅Y'+X'⋅Z'
请写出下面各个逻辑函数的真值表.
a）F=X'⋅Y+X'⋅Y'⋅Z
可先简化为：
F=X'⋅（Y+Y'Z）=X'（Y+Z）
c）F=W+X’·（Y’+Z）=W+X’·Y’+X’·Z
WXYZFWXYZF
0000110001
0001110011
0010010101
0011110111
0100011001
0101011011
0110011101
0111011111
h）F=（（（A+B）’+C’）’+D）’=A’·B’·D’+C’·D’
ABCDFABCDF
0000110001
0001010010
0010110100
0011010110
0100111001
0101011010
0110011100
0111011110
证明OR（n）可以采用（n-1）个OR
（2）实现；NOR也能这样吗证
明你的结论。
解：
根据逻辑定理：
（x1+x2+x3+x4+x5+...）=（（（（x1+x2）+x3）+x4）+x5）+...
第1次运算实现2个变量的OR，第2次运算实现3个变量的OR，第
（n-1）次运算就可以实现n个变量的OR。
NOR不能这样做：
以3个变量为例：
利用DeMorgan’s定理
（（x1+x2）'+x3）'=（x1'⋅x2'+x3）'≠（x1+x2+x3）'
所以不能采用这种方式替换。
对于XNOR，写出真值表，积之和表达式以及对应的与或结构
逻辑图。
解：
真值表逻辑式：
F=A⋅B+A'⋅B'逻辑图：
采用题设条件如何得到反相器（题略）。
答：
只能利用XNOR实现，在逻辑表达式F=A⋅B+A'⋅B'中，令B或
A等于0（将该输入端接地），即可实现反相器功能。
请写出下面各个逻辑函数的标准和与标准积.
a）=Σ（）=Π（）
XYXYF,,1,20,3
标准和：
F=X⋅Y'+X'⋅Y
标准积：
F=（X+Y）⋅（X'+Y'）
b）=Π（）=Σ（）
ABABF,,0,1,23
标准和：
F=A⋅B
标准积：
F=（A+B）⋅（A+B'）⋅（A'+B）
c）=Σ（）=Π（）
ABCABCF,,,,1,2,4,60,3,5,7
标准和：
F=A'⋅B'⋅C+A'⋅B⋅C'+A⋅B'⋅C'+A⋅B⋅C'
标准积：
F=（A+B+C）⋅（A+B'+C'）⋅（A'+B+C'）⋅（A'+B'+C'）
d）=Π（）=Σ（）
WXYWXYF,,,,0,2,3,6,71,4,5
标准和：
F=W'⋅X'⋅Y+W⋅X'⋅Y'+W⋅X'⋅Y
标准积：
F=（W+X+Y）⋅（W+X'+Y）⋅（W+X'+Y'）⋅（W'+X'+Y）⋅（W'+X'+Y'）
e）=+⋅=Σ（）=Π（）
XYZXYZFXYZ,,,,'0,1,2,3,74,5,6
标准和：
F=X'⋅Y'⋅Z'+X'⋅Y'⋅Z+X'⋅Y⋅Z'+X'⋅Y⋅Z+X⋅Y⋅Z
标准积：
F=（X'+Y+Z）⋅（X'+Y+Z'）⋅（X'+Y'+Z）
f）=+（⋅）=++=Π（）=Σ（）VWXVWXFVWXVWX,,,,'''20,1,3,4,5,6,7
标准和：
F=V'⋅W'⋅X'+V'⋅W'⋅X+V'⋅W⋅X+V⋅W'⋅X'+V⋅W'⋅X+V⋅W⋅X'+V⋅W⋅X
标准积：
F=V+W'+X
若“1”不是质数，重新写出4位质数检测器的最小项列表，
规范和以及对应的逻辑图。
解：
=Σ（）3,2,1,02,3,5,7,11,13NNNNF
3'21032'10321'0
3'2'10'3'2'103'21'0
NNNNNNNNNNNN
FNNNNNNNNNNNN
+⋅⋅⋅+⋅⋅⋅+⋅⋅⋅
=⋅⋅⋅+⋅⋅⋅+⋅⋅⋅
NAND
（2）是否为完全集合请证明。
证：
由于AND
（2），OR
（2）和INV构成完全集合，只要NAND
（2）能
够形成这三种逻辑，则为完全集合。
实现方式如下：
1将NAND
（2）的输入端并接，可以得到INV；
2将NAND
（2）后接INV，可以得到AND
（2）；
3将NAND
（2）输入端各接1个INV，可以得到OR
（2）；
所以，NAND
（2）为完全集合。
XNOR是否构成完全集合请证明。
解：
采用上题方法证明：
1将XNOR的一个输入接0，可以实现INV；
2由于XNOR无法通过连接来保留一个乘积项而消除另一个乘积项，
因此无法实现2输入的AND和OR。
所以，XNOR不能构成完全集合。
设反相门的延迟时间为5ns，非反相门的延迟时间为8ns，比
较图4-24a,c,d的速度。
解：
a:
16nsc:
18nsd:
10ns
利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在
图中指出奇异“1”单元。
解：
a）=Σ（）XYZF,,1,3,5,6,7F=Z+XY
b）=Σ（）WXYZF,,,1,4,5,6,7,9,14,15F=W'⋅X+X⋅Y+X'⋅Y'⋅Z
c）=Π（）WXYF,,1,4,5,6,7F=W'⋅X+W'⋅Y'
d）=Σ（）WXYZF,,,0,1,6,7,8,9,14,15F=X⋅Y+X'⋅Y'
e）=Π（）ABCDF,,,4,5,6,13,15F=B'+A⋅D'+A'⋅C⋅D
f）=Σ（）ABCDF,,,4,5,6,11,13,14,15
F=A'⋅B⋅C'+A⋅B⋅D+A⋅C⋅D+B⋅C⋅D'
设“1”不是质数，重做图4-31的质数检测器。
解：
卡诺图如下及其化简如下
最简积之和表达式为：
F=N2⋅N1'⋅N0+N2'⋅N1⋅N0+N3'⋅N2'⋅N1+N3'⋅N2⋅N0
逻辑图如下
利用卡诺图将下列函数化简为最小积之和形式。
解：
先将所给函数填入卡诺图，再利用卡诺图进行化简
a）F=X'⋅Z+X⋅Y+X⋅Y'⋅Z
F=Z+X⋅Y
b）F=A'⋅C'⋅D+B'⋅C⋅D+A⋅C'⋅D+B⋅C⋅D
F=D
c）F=W'⋅X⋅Z'+W⋅X⋅Y⋅Z+W'⋅Z
F=W'⋅X+X⋅Y⋅Z+W'⋅Z
d）F=（W+Z'）⋅（W'+Y'+Z'）⋅（X+Y'+Z）
F=Y⋅Z+X⋅Z'+W⋅Y'
e）F=A'⋅B'⋅C'⋅D'+A'⋅C'⋅D+B⋅C'⋅D'+A⋅B⋅D+A⋅B'⋅C'
F=C'+A⋅B⋅D
利用卡诺图化简下列逻辑函数，得出最小积之和表达式，并在
图中指出奇异“1”单元。
a）（0,1,3,5,14）（8,15）,,,FdWXYZ=Σ+
F=W'⋅X'⋅Y'+W'⋅X'⋅Z+W'⋅Y'⋅Z+W⋅X⋅Y
b）（0,1,2,8,11）（3,9,15）,,,FdWXYZ=Σ+
F=W'⋅X'+X'⋅Y'+X'⋅Z
c）（4,6,7,9,13）（12）,,,FdABCD=Σ+
F=A'⋅B⋅D'+A'⋅B⋅C+A⋅C'⋅D
d）（1,5,12,13,14,15）（7,9）,,,FdABCD=Σ+
F=A⋅B+C'⋅D
e）（4,5,9,13,15）（0,1,7,11,12）,,,FdWXYZ=Σ+
F=X⋅Y'+W⋅Z
对下列逻辑表达式，找出对应2级AND-OR或OR-AND的所有静
态冒险。
设计无冒险的电路实现同样的逻辑。
解：
先利用表达式写出对应的卡诺图（保存各项对应的圈），找出静
态冒险发生的变量组合条件，再针对这些条件进行设计。
a）F=W⋅X+W'⋅Y'
静态1冒险：
X⋅Y'=1
无冒险设计：
F=W⋅X+W'⋅Y'+X⋅Y'
c）F=W⋅Y+W'⋅Z'+X⋅Y'⋅Z
静态1冒险：
W'⋅X⋅Y'=1W⋅X⋅Z=1X⋅Y⋅Z'=1X'⋅Y⋅Z'=1
无冒险设计：
F=W⋅X+W'⋅Y'+X⋅Y'+W'⋅X⋅Y'+W⋅X⋅Z+Y⋅Z'
e）F=（W'+X+Y'）⋅（X'+Z'）
静态0冒险：
W'+Y'+Z'=0
无冒险设计：
F=（W'+X+Y'）⋅（X'+Z'）⋅（W'+Y'+Z'）
g）F=（W+Y+Z'）⋅（W+X'+Y+Z）⋅（X'+Y'）⋅（X+Z）
静态0冒险：
W+Y+Z=0W+Y'+Z=0W'+Y'+Z=0
W+X'+Z=0W+X'+Z'=0W+Y=0
无冒险设计：
F=（W+Y）⋅（W+X'）⋅（Y'+Z）⋅（X'+Y'）⋅（X+Z）
满足关系F=FD的函数称为自对偶函数。
判断下列函数是否
自对偶函数。
解：
分别写出该函数及其对偶函数的卡诺图进行对比
b）F（）XYZXYZXYZXYZXYZ=Σ1,2,5,7='⋅'⋅+'⋅⋅'+⋅'⋅+⋅⋅,,
FD=（X'+Y'+Z）⋅（X'+Y+Z'）⋅（X+Y'+Z）⋅（X+Y+Z）
2个卡诺图不同，不是自对偶函数。
c）F=X'⋅Y⋅Z'+X⋅Y'⋅Z'+X⋅Y
FD=（X'+Y+Z'）⋅（X+Y'+Z'）⋅（X+Y）
2个卡诺图相同，是对偶函数。
对于多输出函数=Σ（）XYZF,,0,1,2，=Σ（）XYZG,,1,4,6，
=Σ（）XYZH,,0,1,2,4,6，写出最小积之和表达式。
解：
利用卡诺图进行分析
F=X'⋅Y'⋅Z+X'⋅Z'G=X'⋅Y'⋅Z+X⋅Z'H=X'⋅Y'⋅Z+X'⋅Z'+X⋅Z'
第6章习题参考解答
6-3画出74x27三输入或非门的德摩根等效符号。
解：
图形如下
6-10在图电路中采用74AHCT00替换74LS00，利用表6-2的
信息，确定从输入端到输出端的最大时间延迟。
解：
该图中从输入到输出需要经过6个NAND2；
每个NAND2（74AHCT00）的最大时间延迟为9ns；
所以从输入端到输出端的最大时间延迟为：
54ns。
6-31BUT门的可能定义是：
“如果A1和B1为1，但A2或B2为0，
则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最
小“积之和”表达式。
画出用反相门电路实现该表达式的逻辑图，假
设只有未取反的输入可用。
你可以从74x00、04、10、20、30组件中
选用门电路。
解：
真值表如下
A1B1A2B2Y1Y2A1B1A2B2Y1Y2
000000100000
000100100100
001000101000
001101101101
010000110010
010100110110
011000111010
011101111100
利用卡诺图进行化简，可以得到最小积之和表达式为
Y1=A1·B1·A2’+A1·B1·B2’
Y2=A1’·A2·B2+B1’·A2·B2Y2
采用74x04得到各反相器
采用74x10得到3输入与非
采用74x00得到2输入与非
实现的逻辑图如下：
6-32做出练习题6-31定义的BUT门的CMOS门级设计，可以采用各
种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管
数目最少，写出输出表达式并画出逻辑图。
解：
CMOS反相门的晶体管用量为基本单元输入端数量的2倍；
对6-31的函数式进行变换：
Y1=A1⋅B1⋅A2'+A1⋅B1⋅B2'=（A1⋅B1）⋅（A2'+B2'）=（A1⋅B1）⋅（A2⋅B2）'
（）（）（）（）'
Y2=A2⋅
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