于博士信号完整性研究.docx
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于博士信号完整性研究
ZU信号完整性研究：
什么是信号完整性?
时间:
2009-03-1120:
18来源:
sig007作者:
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4345次
如果你发现，以前低速时代积累的设计经验现在似乎都不灵了，同样的设计，以前没问题，可是现在却无法工作，那么恭喜你，你碰到了硬件设计中最核心的问题：
信号完整性。
早一天遇到，对你来说是好事。
在过去的低速时代，电平跳变时信号上升时间较长，通常几个ns。
器件间的互连线不至于影响电路的功能，没必要关心信号完整性问题。
但在今天的高速时代，随着IC输出开关速度的提高，很多都在皮秒级，不管信号周期如何，几乎所有设计都遇到了信号完整性问题。
另外，对低功耗追求使得内核电压越来越低，1.2v内核电压已经很常见了。
因此系统能容忍的噪声余量越来越小，这也使得信号完整性问题更加突出。
广义上讲，信号完整性是指在电路设计中互连线引起的所有问题，它主要研究互连线的电气特性参数与数字信号的电压电流波形相互作用后，如何影响到产品性能的问题。
主要表现在对时序的影响、信号振铃、信号反射、近端串扰、远端串扰、开关噪声、非单调性、地弹、电源反弹、衰减、容性负载、电磁辐射、电磁干扰等。
信号完整性问题的根源在于信号上升时间的减小。
即使布线拓扑结构没有变化，如果采用了信号上升时间很小的IC芯片，现有设计也将处于临界状态或者停止工作。
下面谈谈几种常见的信号完整性问题。
反射：
图1显示了信号反射引起的波形畸变。
看起来就像振铃，拿出你制作的电路板，测一测各种信号，比如时钟输出或是高速数据线输出，看看是不是存在这种波形。
如果有，那么你该对信号完整性问题有个感性的认识了，对，这就是一种信号完整性问题。
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很多硬件工程师都会在时钟输出信号上串接一个小电阻，至于为什么，他们中很多人都说不清楚，他们会说，很多成熟设计上都有，照着做的。
或许你知道，可是确实很多人说不清这个小小电阻的作用，包括很多有了三四年经验的硬件工程师，很惊讶么?
可这确实是事实，我碰到过很多。
其实这个小电阻的作用就是为了解决信号反射问题。
而且随着电阻的加大，振铃会消失，但你会发现信号上升沿不再那么陡峭了。
这个解决方法叫阻抗匹配，奥，对了，一定要注意阻抗匹配，阻抗在信号完整性问题中占据着极其重要的地位。
串扰：
如果足够细心你会发现，有时对于某根信号线，从功能上来说并没有输出信号，但测量时，会有幅度很小的规则波形，就像有信号输出。
这时你测量一下与它邻近的信号线，看看是不是有某种相似的规律！
对，如果两根信号线靠的很近的话，通常会的。
这就是串扰。
当然，被串扰影响的信号线上的波形不一定和邻近信号波形相似，也不一定有明显的规律，更多的是表现为噪声形式。
串扰在当今的高密度电路板中一直是个让人头疼的问题，由于布线空间小，信号必然靠得很近，因此你比须面对它，只能控制但无法消除。
对于受到串扰的信号线，邻近信号的干扰对他来说就相当于噪声。
串扰大小和电路板上的很多因素有关，并不是仅仅因为两根信号线间的距离。
当然，距离最容易控制，也是最常用的解决串扰的方法，但不是唯一方法。
这也是很多工程师容易误解的地方。
更深入的讨论，我会在后续文章中陆续推出，如果你感兴趣，可以常来于博士信号完整性研究网，关注博士讲坛栏目。
轨道塌陷：
噪声不仅存在于信号网络中，电源分配系统也存在。
我们知道，电源和地之间电流流经路径上不可避免存在阻抗，除非你能让电路板上的所有东西都变成超导体。
那么，当电流变化时，不可避免产生压降，因此，真正送到芯片电源管脚上的电压会减小，有时减小得很厉害，就像电压突然产生了塌陷，这就是轨道塌陷。
轨道塌陷有时会产生致命的问题，很可能影响你的电路板的功能。
高性能处理器集成的门数越来越多，开关速度也越来越快，在更短的时间内消耗更多的开关电流，可以容忍的噪声变得越来越小。
但同时控制噪声越来越难，因为高性能处理器对电源系统的苛刻要求，构建更低阻抗的电源分配系统变得越来越困难。
你可能注意到了，又是阻抗，理解阻抗是理解信号完整性问题的关键。
信号完整性问题涉及面比较广，这里只是简单介绍几种现象，希望这篇文章能让你对信号完整性有个初步的认识。
信号完整性，将是每个硬件工程师的必修课。
早一天接触，早一天受益。
特性阻抗和频率有关吗？
时间:
2010-05-2122:
59来源:
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难得半日清闲，看到留言板有网友留言问道这个问题，留一篇随笔，与各位网友共享。
当我们提到特性阻抗的时候，通常很少考虑它与频率的关系。
其原因在于，特性阻抗是传输线的一个相当稳定的属性，主要和传输线的结构也就是横截面的形状有关。
从工程的角度来说，把特性阻抗作为一个恒定量是合理的。
说实话，搞了这么长时间的SI设计，还没碰到需要考虑特性阻抗变化的情况。
既然有网友一定要考虑这个问题，今天我们就稍稍深入一下，看看特性阻抗的真实面目。
虽然没有太大的工程应用价值，但是对于理解问题还是有好处的。
特性阻抗是从理论上分析传输线时经常提到的一个量，从传输线的角度来说，它可以用下面的公式表示
---------------
Z0=/L
/------
^/C
L表示传输线的单位长度电感，C为单位长度电容。
乍一看，似乎公式中没有任何变化的量。
但是特性阻抗真的是个恒定的量吗？
我们使用Polar软件对横截面固定的传输线进行扫频计算，频率范围定在100MHz~10GHz，来看看场求解器给出的结果，如下图：
你可能感到惊讶，特性阻抗随着频率的升高变小了，why？
阻抗公式中那个量发生了变化？
其实这涉及到电磁学方面的一个深层次的问题。
罪魁祸首是电感！
！
电感问题是个很复杂的问题，对电感的理论计算很繁琐，有兴趣的网友可以找资料看看电感的计算，详细的推导过程我就不在这里写了。
简单的说，导线的电感由两部分组成：
导线的内部电感和导线的外部电感。
当频率升高时，导线的内部电感减小，外部电感不变，总电感减小，因而导致了特性阻抗减小。
我们知道，电感的定义是指围绕在电流周围的磁力线匝数。
电感随频率减小，直觉告诉我们一定是导线中电流分布发生了变化。
到这里我想各位网友应该豁然开朗了。
趋肤效应（skineffect）你一定不会陌生。
看看下面的这张图你会有更直观的感受，这是用二维场求解器仿真出来的高频时导体中电流的分布。
黄色部分是电流所在位置。
当频率升高时，电流向导线表面集中，在导线内部电流密度减小，当然电感减小。
电感的本质，是围绕在电流周围的磁力线匝数，注意“围绕在电流周围”这个说法。
假设存在极端情况，导线内部电流完全消失，所有的电流集中在导体表面，磁力线当然没法再内部去环绕电流，内部电感消失。
导线总电感减小，减小的那一部分就是导线的内部电感。
当然这种说法不严谨，不过对直观的理解问题非常有帮助。
结论：
1、传输线的特性阻抗确实和频率有关，随着频率升高，特性阻抗减小，但会逐渐趋于稳定。
2、特性阻抗的变化的原因是导线的单位长度电感随频率升高而减小。
3、这种特性阻抗的变化很小，在工程应用中一般不用考虑它的影响。
知道有这个事就是了。
信号完整性研究：
什么是地弹
时间:
2009-03-1511:
25来源:
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所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。
以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹（groundbounce）。
当器件输出端有一个状态跳变到另一个状态时，地弹现象会导致器件逻辑输入端产生毛刺。
那么“地弹”是如何产生的呢？
首先我们要明白，对于任何封装的芯片，其引脚会存在电感电容等寄生参数。
而地弹正是由于引脚上的电感引起的。
我们可以用下图来直观的解释一下。
图中开关Q的不同位置代表了输出的“0”“1”两种状态。
假定由于电路状态装换，开关Q接通RL低电平，负载电容对地放电，随着负载电容电压下降，它积累的电荷流向地，在接地回路上形成一个大的电流浪涌。
随着放电电流建立然后衰减，这一电流变化作用于接地引脚的电感LG，这样在芯片外的电路板“地”与芯片内的地之间，会形成一定的电压差，如图中VG。
这种由于输出转换引起的芯片内部参考地电位漂移就是地弹。
芯片A的输出变化，产生地弹。
这对芯片A的输入逻辑是有影响的。
接收逻辑把输入电压和芯片内部的地电压差分比较确定输入，因此从接收逻辑来看就象输入信号本身叠加了一个与地弹噪声相同的噪声。
现在，集成电路的规模越来越大，开关速度不断提高，地弹噪声如果控制不好就会影响电路的功能，因此有必要深入理解地弹的概念并研究它的规律。
本文只是概念性的阐述，对地弹的深入剖析将在后续文章中进行。
信号完整性：
PCB走线中途容性负载反射
时间:
2009-05-0720:
00来源:
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很多时候，PCB走线中途会经过过孔、测试点焊盘、短的stub线等，都存在寄生电容，必然对信号造成影响。
走线中途的电容对信号的影响要从发射端和接受端两个方面分析，对起点和终点都有影响。
首先按看一下对信号发射端的影响。
当一个快速上升的阶跃信号到达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：
I=C*dV/dt。
电容量越大，充电电流越大，信号上升时间越快，dt越小，同样使充电电流越大。
我们知道，信号的反射与信号感受到的阻抗变化有关，因此为了分析，我们看一下，电容引起的阻抗变化。
在电容开始充电的初期，阻抗表示为：
这里dV实际上是阶跃信号电压变化，dt为信号上升时间，电容阻抗公式变为：
从这个公式中，我们可以得到一个很重要的信息，当阶跃信号施加到电容两端的初期，电容的阻抗与信号上升时间和本身的电容量有关。
通常在电容充电初期，阻抗很小，小于走线的特性阻抗。
信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的信号产生下冲，引起发射端信号的非单调性。
对于接收端，信号到达接收端后，发生正反射，反射回来的信号到达电容位置，那个样发生负反射，反射回接收端的负反射电压同样使接收端信号产生下冲。
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。
为了使反射噪声小于电压摆幅的5%（这种情况对信号影响可以容忍），阻抗变化必须小于10%。
那么电容阻抗应该控制在多少？
电容的阻抗表现为一个并联阻抗，我们可以用并联阻抗公式和反射系数公式来确定它的范围。
对于这种并联阻抗，我们希望电容阻抗越大越好。
假设电容阻抗是PCB走线特性阻抗的k倍，根据并联阻抗公式得到电容处信号感受到的阻抗为：
阻抗变化率为：
，即
，也就是说，根据这种理想的计算，电容的阻抗至少要是PCB特性阻抗的9倍以上。
实际上，随着电容的充电，电容的阻抗不断增加，并不是一直保持最低阻抗，另外，每一个器件还会有寄生电感，使阻抗增加。
因此这个9倍限制可以放宽。
在下边的讨论中假设这个限制是5倍。
有了阻抗的指标，我们就可以确定能容忍多大的电容量。
电路板上50欧姆特性阻抗很常见，我就用50欧姆来计算。
得出：
即在这种情况下，如果信号上升时间为1ns，那么电容量要小于4皮法。
反之，如果电容量为4皮法，则信号上升时间最快为1ns，如果信号上升时间为0.5ns，这个4皮法的电容就会产生问题。
这里的计算只不过是为了说明电容的影响，实际电路中情况十分复杂，需要考虑的因素更多，因此这里计算是否精确没有实际意义。
关键是要通过这种计算理解电容是如何影响信号的。
我们对电路板上每一个因素的影响都有一个感性认识后，就能为设计提供必要的指导，出现问题就知道如何去分析。
精确的评估需要用软件来仿真。
总结：
1PCB走线中途容性负载使发射端信号产生下冲，接收端信号也会产生下冲。
2能容忍的电容量和信号上升时间有关，信号上升时间越快，能容忍的电容量越小。
信号完整性研究：
电压容限
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2009-03-1509:
42来源:
于博士信号完整性研究作者:
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在高速pcb设计中，有很大一部分工作是进行噪声预算，规划系统各种噪声源产生噪声大小。
这就涉及到一个非常基础但十分重要的概念：
电压容限。
电压容限是指驱动器的输出与接收端输入在最坏情况下的灵敏度之间的差值。
很多器件都是输入电压敏感的。
图中显示了驱动器输出与接受器输入电压之间的逻辑关系。
对于驱动器端输出高电平不低于VOHmin，输出低电平不高于VOLmax。
而对于接收端输入来说，只要高于VIH min，就可以保证可靠接收到逻辑1，只要低于VILmax即可保证接受到逻辑0。
而如果输入电压位于VIHmin和VILmax之间的区域时，可能被接收电路判为1，也可能判为0，因此对于接收电路来说输入电压不能处于这个不定态区域。
以高电平输出和输入关系来看，最小的输出值和最小允许输入值之间存在一个差值，这个值就是高电平的电压容限。
即：
高电平电压容限=VOHmin-VIHmin。
同理低电平电压容限=VIH min-VILmax。
电压容限为处理电路系统中各种不理想因素提供了一个缓冲地带，使得系统能够在一定程度上容忍发送和接收过程中的信号畸变。
电压容限在系统噪声预算设计中占有重要的作用，系统最终的噪声总量不能超过电压容限，否则，信号进入接收端的不定态区域时，系统将无法正常工作。
实际系统中总会有不理想的因素，造成信号的恶化，引入噪声。
下面几种情况都会引入噪声：
1、由于回路阻抗的存在，回路中必然产生压降，导致各逻辑器件之间存在地电位差。
门电路发送的信号是本地地电位上的一个固定电位，如果发送端与接收端的参考电位之间发生了偏移，那么收到的将会是另外一个电位。
2、某些逻辑系列产品的门限电平是一个温度的函数。
温度较低的门电路到温度较高的门电路的信号传送可能容限减少或者负的容限值。
3、快速变化的返回信号电流，流经接地通路电感，引起逻辑器件之间的对地电压变化。
这些对地电压差对于接收信号电位的影响就像上面所说的直流地电位差一样。
这是感性串扰的一种形式。
4、邻近线路上的信号可能通过各自的互容或互感相互耦合，对某个指定的线路产生串扰。
串扰叠加到预期的接收信号之上，可能使一个好信号偏移到邻近开关门限。
5、振铃、反射、长的线路使二进制信号的形状产生扭曲。
与发射端相比，接收端变化了的信号显得更小（或更大）。
容限为信号失真流出了一些容许限度。
前两种情况在所有电子系统都会存在，无论其运行速度如何。
后三种是高速系统特有的。
这3个高速效应都随被传输信号的大小而改变：
信号返回电流越大，引起的地电位差越高。
信号电压（或电流）越大，产生的串扰越多，而且传输信号越大，表现出的振铃和反射越严重。
因此不论是低速还是高速系统，都不可避免的引入噪声，而电压容限给了系统调整地余地。
信号完整性：
PCB走线宽度变化产生的反射
时间:
2009-04-2117:
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在进行PCB布线时，经常会发生这样的情况：
走线通过某一区域时，由于该区域布线空间有限，不得不使用更细的线条，通过这一区域后，线条再恢复原来的宽度。
走线宽度变化会引起阻抗变化，因此发生反射，对信号产生影响。
那么什么情况下可以忽略这一影响，又在什么情况下我们必须考虑它的影响？
有三个因素和这一影响有关：
阻抗变化的大小、信号上升时间、窄线条上信号的时延。
首先讨论阻抗变化的大小。
很多电路的设计要求反射噪声小于电压摆幅的5%（这和信号上的噪声预算有关），根据反射系数公式：
可以计算出阻抗大致的变化率要求为：
。
你可能知道，电路板上阻抗的典型指标为+/-10%，根本原因就在这。
如果阻抗变化只发生一次，例如线宽从8mil变到6mil后，一直保持6mil宽度这种情况，要达到突变处信号反射噪声不超过电压摆幅的5%这一噪声预算要求，阻抗变化必须小于10%。
这有时很难做到，以FR4板材上微带线的情况为例，我们计算一下。
如果线宽8mil，线条和参考平面之间的厚度为4mil，特性阻抗为46.5欧姆。
线宽变化到6mil后特性阻抗变成54.2欧姆，阻抗变化率达到了20%。
反射信号的幅度必然超标。
至于对信号造成多大影响，还和信号上升时间和驱动端到反射点处信号的时延有关。
但至少这是一个潜在的问题点。
幸运的是这时可以通过阻抗匹配端接解决问题。
如果阻抗变化发生两次，例如线宽从8mil变到6mil后，拉出2cm后又变回8mil。
那么在2cm长6mil宽线条的两个端点处都会发生反射，一次是阻抗变大，发生正反射，接着阻抗变小，发生负反射。
如果两次反射间隔时间足够短，两次反射就有可能相互抵消，从而减小影响。
假设传输信号为1V，第一次正反射有0.2V被反射，1.2V继续向前传输，第二次反射有-0.2*1.2=0.24v被反射回。
再假设6mil线长度极短，两次反射几乎同时发生，那么总的反射电压只有0.04V，小于5%这一噪声预算要求。
因此，这种反射是否影响信号，有多大影响，和阻抗变化处的时延以及信号上升时间有关。
研究及实验表明，只要阻抗变化处的时延小于信号上升时间的20%，反射信号就不会造成问题。
如果信号上升时间为1ns，那么阻抗变化处的时延小于0.2ns对应1.2英寸，反射就不会产生问题。
也就是说，对于本例情况，6mil宽走线的长度只要小于3cm就不会有问题。
当PCB走线线宽发生变化时，要根据实际情况仔细分析，是否造成影响。
需要关注的参数由三个：
阻抗变化有多大、信号上升时间是多少、线宽变化的颈状部分有多长。
根据上面的方法大致估算一下，适当留出一定的余量。
如果可能的话，尽量让减小颈状部分长度。
需要指出的是，实际的PCB加工中，参数不可能像理论中那样精确，理论能对我们的设计提供指导，但不能照搬照抄，不能教条，毕竟这是一门实践的科学。
估算出的值要根据实际情况做适当的修订，再应用到设计中。
如果感觉经验不足，那就先保守点，然后在根据制造成本适当调整。
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电源完整性设计（8）从电源系统的角度
时间:
2009-04-1323:
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从电源系统的角度进行去耦设计
先插一句题外话，很多人在看资料时会有这样的困惑，有的资料上说要对每个电源引脚加去耦电容，而另一些资料并不是按照每个电源引脚都加去偶电容来设计的，只是说在芯片周围放置多少电容，然后怎么放置，怎么打孔等等。
那么到底哪种说法及做法正确呢？
我在刚接触电路设计的时候也有这样的困惑。
其实，两种方法都是正确的，只不过处理问题的角度不同。
看过本文后，你就彻底明白了。
上一节讲了对引脚去耦的方法，这一节就来讲讲另一种方法，从电源系统的角度进行去耦设计。
该方法本着这样一个原则：
在感兴趣的频率范围内，使整个电源分配系统阻抗最低。
其方法仍然是使用去耦电容。
电源去耦涉及到很多问题：
总的电容量多大才能满足要求？
如何确定这个值？
选择那些电容值？
放多少个电容？
选什么材质的电容？
电容如何安装到电路板上？
电容放置距离有什么要求？
下面分别介绍。
电源完整性设计（7）局部去耦设计方法
时间:
2009-04-1323:
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局部去耦设计方法
我们从一个典型逻辑电路入手，讨论局部退耦设计方法。
图7是典型的非门（NOTGATE）电路。
当输入（Input）低电平时，Q1打开，拉低Q2的基极，因此Q4的基极被拉低，Q3打开，输出（Output）高电平。
图7非门内部逻辑
实际电路设计中，器件之间相互连接构成完整系统，因此器件之间必然存在相互影响。
作为例子，我们级联两个非门，如图8所示，看看两个器件之间怎样相互影响。
理想的情况应该是：
第一个非门输入逻辑低电平（逻辑0），其输出为高电平，第二个非门输入为第一个的输出，也为高电平，因此第二个非门输出低电平。
为保证逻辑电路能正常工作，表征电路逻辑状态的电平值必须落在一定范围内。
比如对于3.3V逻辑，高电平大于2V为逻辑1，低电平小于0.8V为逻辑0。
当逻辑门电路的输入电平处于上述范围内时，电路能保证对输入逻辑状态的正确判断。
当电平值处于0.8V到2V之间时，则不能保证对输入逻辑状态的正确判断，对于本例的非门来说，其输出可能是逻辑0，也可能是逻辑1，或者处于不定态。
因此输入电平超出规定范围时，可能发生逻辑错误。
逻辑电路在设计时采用了很多技术来保证器件本身不会发生这样的错误。
但是，当器件安装到电路板上，板级系统的其他因素仍可能导致类似错误的发生。
图8中级联的两个非门共用电源端Vcc和接地端GND。
Vcc到每个非门供电引脚间都会存在寄生电感，每个非门的地引脚到GND之间也同样存在寄生电感。
在实际板级电路中设计中，寄生电感不可避免，电源平面、地平面、过孔、焊盘、连接焊盘的引出线都会引入额外的寄生电感。
图8已经画出了电源端和地端的寄生电感。
当第一个非门输入高电平，其输出低电平。
此时将会形成图中虚线所示的电流通路，第一个非门接地处寄生电感上的电压为：
V=L*di/dt。
这里i为逻辑转换过程形成的瞬态电流。
如果电路转换过程非常快（高速器件内部晶体管转换时间已经降到了皮秒级），di/dt将是个很大的值，即使很小的寄生电感L也会在电感两端感应出很大的电压V。
对于一些大规模逻辑芯片，接地引脚是内部非常多的晶体管共用的，这些晶体管同时开关的话，将产生很大的瞬态电流，再加上极快的转换时间，寄生电感上的感应电压更大。
此时第一个非门的输出信号电平为：
非门本身低电平电压+寄生电感上的电压。
如果这一值接近2V，可能会被第二个非门判断为逻辑1，从而发生逻辑错误。
图8级联的非门
寄生电感可能引起电路逻辑错误，那么如何解决这一问题？
图9展示了一种解决方法。
把电容紧邻器件放置，跨接在电源引脚和地引脚之间。
正常时，电容充电，存储一部分电荷。
当非门发生翻转瞬间，电容放电，形成瞬间的浪涌电流，方向如图9中虚线所示。
这样电路转换所需的瞬态电流不必再由VCC提供，电容相当于局部小电源。
因此电源端和地端的寄生电感被旁路掉了，寄生电感在这一瞬间没有电流流过，因而也不存在感应电压，这就保证了第一个非门输出信号的逻辑电平值的正确性。
图9局部去耦
所需电容可能不是一个，通常是两个或多个电容并联放置，减小电容本身的串联电感，进而减小电容充放电回路的阻抗。
电容的摆放、安装距离、安装方法、电容选择等问题，本文后面会详细介绍。
很多芯片制造商在参考设计中给出的都是这种局部去耦方式，但并不是说这种方式就是最优的。
芯片商关心的是如何提高他所提供的特定器件的性能，也就是说，着眼点在器件本身，并没有从整个电路系统的角度来处理电源去耦的问题。
有时你会发现，对每一个的电源和地引脚都单独去耦是不现实的，可能是空间限制，放不下如此多的电容，也可能是成本限制。
因此对于板级集成的工程师来说，除了要熟悉局部去耦的方法外，还要深入研究如何从整个电源分配系统的角度进行电源去耦设计。
电源完整性设计（6）电容的安装谐振频率
时间:
2009-04-1322:
55来源:
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