数字电子技术基础课后答案.docx

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数字电子技术基础课后答案

第一章逻辑代数基础

1、1、用布尔代数得基本公式与规则证明下列等式。

1、2、求下列函数得反函数。

1、3、写出下列函数得对偶式。

1、4、证明函数F为自对偶函数。

1、5、用公式将下列函数化简为最简“与或”式。

1、6、逻辑函数

。

若A、B、C、D、得输入波形如图所示,画出逻辑函数F得波形。

1、7、逻辑函数F1、F2、F3得逻辑图如图2—35所示,证明F1=F2=F3。

1、8、给出“与非”门、“或非”门及“异或”门逻辑符号如图2—36（a）所示,若A、B得波形如图2—36（b）,画出F1、F2、F3波形图。

1、9、用卡诺图将下列函数化为最简“与或”式。

1、10、将下列具有无关最小项得函数化为最简“与或”式;

1、11、用卡诺图将下列函数化为最简“与或”式;

1、12用卡诺图化简下列带有约束条件得逻辑函数

1、13、用最少得“与非”门画出下列多输出逻辑函数得逻辑图。

第二章门电路

2、1由TTL门组成得电路如图2、1所示,已知它们得输入短路电流为Iis=1、6mA,高电平输入漏电流IiH=40。

试问:

当A=B=1时,G1得灌电流（拉,灌）为3、2mA;A=0时,G1得拉电流（拉,灌）为120。

2、2图2、2中示出了某门电路得特性曲线,试据此确定它得下列参数:

输出高电平UOH=3V;输出低电平UOL=0、3V;输入短路电流IiS=1、4mA;高电平输入漏电流IiH=0、02mA;阈值电平UT=1、5V;开门电平UON=1、5V;关门电平UOFF=1、5V;低电平噪声容限UNL=1、2V;高电平噪声容限UNH=1、5V;最大灌电流IOLmax=15mA;扇出系数N=10、

2、3TTL门电路输入端悬空时,应视为高电平;（高电平,低电平,不定）此时如用万用表测量其电压,读数约为1、4V（3、6V,0V,1、4V）。

2、4CT74、CT74H、CT74S、CT74LS四个系列得TTL集成电路,其中功耗最小得为CT74LS;速度最快得为CT74S;综合性能指标最好得为CT74LS。

2、5CMOS门电路得特点:

静态功耗极低（很大,极低）;而动态功耗随着工作频率得提高而增加（增加,减小,不变）;输入电阻很大（很大,很小）;噪声容限高（高,低,等）于TTL门。

2、6集电极开路门（OC门）在使用时须在输出与电源之间接一电阻（输出与地,输出与输入,输出与电源）。

2、7

若G2得悬空得输入端接至0、3V,结果如下表

2、9输入悬空时为高电平,M=“0”,VM=0、2V,三态门输出为高阻,M点电位由后面“与或非”门得输入状态决定,后面与门中有一输入为0,所以VM=0V。

2、10

2、11上图中门1得输出端断了,门2、3、4为高电平输入,此时VM=1、6V左右。

2、12不能正常工作,因为不能同时有效,即不能同时为低电平。

2、13图为由TTL“与非”门组成得电路,输入A、B得波形如图所示,试画出V0得波形。

2、14图中门1、2、3均为TTL门电路,平均延迟时间为20ns,画出VO得波形。

2--8

1、Y1=ABCDEY2=A+B+C+D+E

2、该扩展方法不适用于TTL门电路。

对与门而言,当扩展端C=0、3V时,其输入电压约为1V,已大于UiLmax（0、8V）;对或门而言,当扩展端C=UOHmin=2、4V时,其输入电压约为1、7V,已小于UiHmin（2V）;

2--9

2--10乙得说法正确,因为该点得电压有可能就是变化得,此时万用表测得得就是电压得平均值,1、8V得读数完全正常。

3、6结果如下表:

3、71、真值表:

3、表达式:

F2=M,

3、81、真值表

3、9

3、11

3、12把BCD8421码转换为BCD5421码,前五个数码不需改变,后五个数码加3。

据此可得加数低两位得卡诺图,所以

3、14

1、

2、用八选一数据选择器与门电路实现。

3、15用8选1数据选择器实现下列函数:

第四章触发器与定时器

4、1

4、2

（1）特性表（CP=0时,保持;CP=1时如下表）

（2）特性方程

（3）该电路为锁存器（时钟型D触发器）。

CP=0时,不接收D得数据;CP=1时,把数据锁存。

（但该电路有空翻）

4、3

（1）、C=0时该电路属于组合电路;C=1时就是时序电路。

（2）、

（3）、输出Q得波形如下图。

4、4

4、5

4、6

4、71、CP作用下得输出Q1Q2与Z得波形如下图;2、Z对CP三分频。

4、8由得D触发器转换为J-K触发器得逻辑图如下面得左图;而将J-K触发器转换为D触发器得逻辑图如下面得右图。

4、111、555定时器构成多谐振荡器。

2、uc,uo1,uo2得波形

3、uo1得频率,uo2得频率f2=158Hz

4、如果在555定时器得第5脚接入4V得电压源,则uo1得频率变为

4、12图（a）就是由555定时器构成得单稳态触发电路。

1、工作原理（略）;

2、暂稳态维持时间tw=1、1RC=10ms（C改为1）;

3、uc与uo得波形如下图:

4、若ui得低电平维持时间为15ms,要求暂稳态维持时间tw不变,可加入微分电路

4、13由555定时器构成得施密特触发器如图（a）所示

1、电路得电压传输特性曲线如左下图;

2、uo得波形如右下图;

3、为使电路能识别出ui中得第二个尖峰,应降低555定时器5脚得电压至3V左右。

4、在555定时器得7脚能得到与3脚一样得信号,只需在7脚与电源之间接一电阻。

4、14延迟时间td=1、1×1×10=11s

扬声器发出声音得频率。

第五章时序数字电路

5、1解:

5、2解:

5、3解:

逻辑功能:

可自启动得同步五进制加法计数器。

5、4

逻辑功能:

移位寄存器型四进制计数器。

5、5

5、6解:

（1）当X1X2=“00”;初始状态为“00”时:

逻辑功能:

电路实现2分频。

（2）当X1X2=“01”;初始状态为“00”时

逻辑功能:

电路实现3分频。

（3）当X1X2=“11”;初始状态为“00”时:

逻辑功能:

电路实现4分频。

5、7

5、8

（1）基本R-S触发器（×）;

（2）同步R-S触发器（×）;

（3）主从J-K触发器（能）;（4）维持阻塞D触发器（能）;

（5）边沿J-K触发器（能）;（6）CMOS主从D触发器（能）。

5、9根据题意,很容易画出下面得逻辑图:

5、10解:

四种状态应使用2个触发器。

设:

Q1=Y1,Q0=Y0

用D触发器设计;

5、11解:

用J—K触发器设计一个4进制计数器,Q1Q0为变量译码器得输入。

5、12解:

5、13解:

设S0:

初始及检测成功状态;S1:

输入一个“1”状态;S2:

输入“10”状态;

S3:

输入“101”状态;X:

输入;Z:

输出。

从JK得卡诺图可以瞧出电路得

简化结果相似,以方案三画逻辑电路

5、14解:

从时序图可得出状态图为:

5、15解:

方法一:

从时序图中可以瞧出将Y1、Y2、

Z为输出时,每经过8个时钟为一个循环。

同理,从卡诺图可以求出:

方法二:

从时序图中可以瞧出Y1Y2得状态为00→11→01→10→00。

设:

则状态图、状态表为:

显然,方法二得结果比方法一得结果要简单得多。

其逻辑图为:

5、16解:

ZW得状态为00、01、10、11,所以设:

输出Z=Q1;W=Q0;输入:

X

5、17解:

1、状态转换图

2、Qd对CP十分频,Qd得占空比就是50%。

5、18答案:

图（a）就是七进制计数器,图（b）就是十进制计数器,图（c）就是十进制计数器（67、、、156）

1、若将图（a）中与非门G得输出改接至Cr端,而令LD=1,电路变为六进制

2、图（b）电路得输出采用得就是余三码。

5、19答案:

方法就是用90÷16=5…10,高位用0101作译码状态,低位用1010作译码状态,由此得到了置数端LD得连接方式。

5、20答案:

图（a）为三进制,图（b）为四进制,图（c）为七进制,图（d）为十二进制,图（e）为三十七进制

5、21解:

1、对应CP得输出QaQdQc与Qb得波形与状态转换图如下图:

2、按QaQdQcQb顺序电路给出得就是BCD5421码

3、按QdQcQbQa顺序电路给出得编码如下图:

5、22答案:

当MN为各种不同输入时,可组成四种不同进制得计数器

第六章大规模集成电路

6、1填空

1、按构成材料得不同,存储器可分为磁芯与半导体存储器两种。

磁芯存储器利用正负剩磁来存储数据;而半导体存储器利用器件得开关状态来存储数据。

两者相比,前者一般容量较大;而后者具有速度快得特点。

2、半导体存储器按功能分有ROM与RAM两种。

3、ROM主要由地址译码器与存储矩阵两部分组成。

按照工作方式得不同进行分类,ROM可分为固定内容得ROM、PROM与EPROM三种。

4、某EPROM有8数据线,13位地址线,则其存储容量为213×8。

5、PLA一般由与ROM、或ROM与反馈逻辑网络三部分组成。

6、2

6、3

6、4

6、5

6、6

第七章数模与模数转换器

7、1填空

1、8位D/A转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平,则输出电压为40mV。

若输入为10001000,则输出电压为5、32V。

2、A/D转换得一般步骤包括采样、保持、量化与编码。

3、已知被转换信号得上限频率为10kHZ,则A/D转换器得采样频率应高于20kHZ。

完成一次转换所用时间应小于。

4、衡量A/D转换器性能得两个主要指标就是精度与速度。

5、就逐次逼近型与双积分型两种A/D转换器而言,双积分型抗干扰能力强;逐次逼近型转换速度快。

7、2

7、3

首先将二进制计数器清零,使Uo=0。

加上输入信号（Ui>0）,比较器A输出高电平,打开与门G,计数器开始计数,Uo增加。

同时Ui亦增加,若Ui>Uo,继续计数,反之停止计数。

但只要Uo未达到输入信号得峰值,就会增加,只有当Uo=Uimax时,才会永远关闭门G,使之得以保持。

7、4

1、若被检测电压UI（max）=2V,要求能分辨得最小电压为0、1mV,则二进制计数器得容量应大于20000;需用15位二进制计数器

2、若时钟频率fCP=200kHZ,则采样时间T1=215×5=163、8ms

3、RC=409、5ms

7、51、完成一次转换需要362、A/D转换器得输出为01001111