EP2C35用户手册V1.docx

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EP2C35用户手册V1

 

FPGA创新实验平台

NIOSII-EP2C35

用户使用手册

 

 

第一节手册指南

非常感谢选用本公司开发研制的FPGA创新实验平台产品。

为了更好的使用本开发平台,请在使用之前务必仔细阅读本手册。

FPGA创新实验平台是根据现代电子发展的方向,集EDA和SOPC系统开发为一体的综合性实验开发系统,除了满足高校专、本科生和研究生的SOPC教学实验开发之外,也是电子设计和电子项目开发的理想工具。

整个开发系统由NIOSII-EP2C35核心板板、EDA/SOPC系统板和扩展子板构成,根据用户不同的需求配置成不同的开发系统。

本手册适用于FPGA创新实验平台。

该平台由NIOSII-EP2C35核心板、EDA/SOPC系统板组成,每个子板卡上的模块的说明将在后面的章节中做详细说明。

1.1如何使用该手册

下面列出本手册每个章节的主题:

第一节:

指导您如何使用本手册。

第二节:

NIOSII-EP2C35核心板的组成结构以及模块的详细说明。

第三节:

系统板的组成结构及其模块的详细说明。

附录一:

核心板上FPGA与板上模块之间的管脚分配说明。

附录一:

核心板上FPGA与开发平台系统各模块之间的管脚分配说明。

1.2相关说明

核心板

本手册中所指的核心板均为核心芯片为EP2C35F484C8的核心板。

系统板

本手册中所指的系统板是指实验平台上大的整个电路板但不包括核心板和扩展子板。

bit和byte

Bit(位)二进制数系统中,每个0或1就是一个位(bit),位是内存的最小单位。

Byte(字节)字节是由8个位所组成,可代表一个字符(A~Z)、数字(0~9)、或符号(,.?

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FPGA管脚

FPGA的管脚名称均用Pin-FPGA管脚名称表示,如:

Pin-A19等。

模块信号

各模块的信号的输入/输出方向均为模块信号的方向不是FPGA的输入/输出方向。

1.3联系我们

感谢您选择了这款FPGA创新实验平台,也请您把对本平台和本手册的意见和建议告诉我们。

第二节NIOSII-EP2C35核心板概述

2.1NIOSII-EP2C35核心板资源

NIOSII-EP2C35核心板是基于AlteraCycloneII器件而开发的一款嵌入式系统开发平台,它可以为开发人员提供以下资源:

AlteraCycloneIIEP2C35F484C8FPGA

4Mbits的EPCS4配置芯片

1MbytesSRAM(256K×32bit)

8MbytesNORFlashROM

32MbytesSDRAM

64MbytesNANDFlash

4个用户自定义按键输入

4个用户自定义LED显示

1个七段码LED数码管显示

标准AS编程接口和JTAG调试接口

50MHz高精度时钟源

三个间距2.54mm标准扩展接口供用户自由扩展

系统上电复位电路

电源管理模块,输出功率、电压稳定的电源

支持+5V直接输入

2.2核心板系统功能

NIOSII-EP2C35核心板是在经过长期用户需求考察后,结合目前市面上以及实际应用需要,同时兼顾入门学生以及资深开发工程师的应用需求而研发的。

就资源而言,它已经可以组成一个高性能的嵌入式系统,可以运行目前流行的RTOS,如uC/OS、uClinux等。

 

图2-1核心板功能框图

核心板主芯片采用484引脚、BGA封装的EP2C35FPGA,它拥有33216个LE,105个M4K片上RAM(共计483840bits),4个高性能PLL以及多达322个用户自定义IO。

板上提供了大容量的SRAM、SDRAM、NorFlash和NandFlash;50M高速可靠的时钟以及常用的用户自定义按键和LED接口以及七段数码管等显示。

不管从性能上而言,还是从系统灵活性上而言,无论您是初学者,还是资深硬件工程师,它都会成为您的好帮手。

 

2.3核心板各功能模块说明

本节将重点介绍核心板所有的组成模块和各模块所在电路板的位置以及各模块在系统中所起的作用。

 

图2-2核心板模块位置图

 

序号

名称

功能描述

U1

CycloneIIFPGA

主芯片EP2C35F484C8

存储单元

U6

EPCS4

4Mbits主动串行配置器件

U3

NORFLASH

8Mbytes线性Flash存储器

U8,U9

SRAM

两片组成1Mbytes,即256K×32bits

U4

SDRAM

32MbytesSDRAM(16M×16bits)

U5

NANDFLASH

64Mbytes非线性Flash存储器

接口资源

JP1-JP3

扩展接口

出了板上固定连接的IO引脚,还有多达180个左右的用户自定义IO口通过不同的接插件引出,供用户进行二次开发

JP4

JTAG调试接口

供用户下载FPGA代码,实时调试NiosIICPU,以及运行QuartusII提供的嵌入式逻辑分析仪SignalTapII等

JP5

AS编程接口

待用户调试FPGA成功后,可通过该接口将FPGA配置代码下载到配置器件中

人机交互

BT1-BT4

自定义按键

4个用户自定义按键,用于简单电平输入,该信号直接与FPGA的IO相连

RESET

复位按键

该按键在调试NiosIICPU时,可以作为复位信号,当然也可以由用户自定义为其它功能输入

LED1-LED4

自定义LED

4个用户自定义LED,用于简单状态指示,LED均由FPGA的IO直接驱动

7SEG-LED

七段码LED

静态七段码LED,用于简单数字、字符显示,直接由FPGA的IO驱动

时钟输入

U7

晶振

高精度50MHz时钟源,用户可以用FPGA内部PLL或分频器来得到其它频率的时钟

电源

J1

直流电源输入

直流电源适配器插座,适配器要求为+5V/1A

U2

电源管理

负责提供板上所需的3.3V和1.2V电压

表2-1系统组成部分及其功能描述

下面对核心板上的各个模块及其硬件连接作详细说明。

2.3.1CycloneIIEP2C35FPGA

核心板上采用的FPGA是AlteraCycloneIIEP2C35F484C8,这款FPGA的资源特性如下。

33,216LEs(逻辑单元)

105M4KMemoryBlocks

483,840totalRAMbits

4PLLs(锁相环)

322userI/Opins(用户可用I/O)

FinelineBGA324-pinpackage(封装)

BGA是英文BallGridArrayPackage的缩写,即球栅阵列封装。

与传统的SOP封装相比,采用BGA封装技术的IC具有更小体积、更加快速和有效的散热性和更好的电性能。

BGA封装的FPGA的管脚命名采用行、列名称合起来表示。

行用英文字母表示,列用数字来表示,通过行列的组合来确

图2-3BGA封装定是哪一个管脚。

如A2表示A行2列的管脚。

AF3表示AF行3列的管脚。

2.3.2调试器接口

JTAG调试接口

核心板上提供JTAG调试接口为如下图2-4所示的10针插座,其每个插针的信号定义见表2-2。

 

图2-4开发板上的JTAG调试插座

JTAG插座

信号定义

1

TCK

2

GND

3

TDO

4

Vcc(3.3V)

5

TMS

6

/

7

/

8

/

9

TDI

10

GND

表2-2JTAG插座信号定义

注:

‘/’表示该插针没有任何信号。

AS编程接口

AS接口主要用来给板上FPGA的串行配置器件EPCS16进行编程,故称其为编程接口,板上也是采用图2-4所示的10针插座,其信号定义见表2-3。

AS接口插座

信号定义

1

DCLK

2

GND

3

CONF_DONE

4

Vcc(3.3V)

5

nCONFIG

6

nCE

7

DATAOUT

8

nCS

9

ASDI

10

GND

表2-3AS插座信号定义

2.3.3存储单元

EPCS4配置芯片

板上使用的配置芯片为Altera公司生产的串行主动配置芯片EPCS4SO8N。

Altera公司的串行配置器件是业界最低价格的配置器件。

基于最大效率的特殊设计,串行配置器件在最低成本的同时提供了一系列先进的性能。

这些性能包括在系统编程(ISP)能力和多次编程能力,这种新型串行配置器件作为Cyclone™FPGA器件在大容量低价格应用领域的完美补充,使得FPGA和配置器件相结合,提供一种尽可能最低价格的完整的可编程片上系统(SOPC)解决方案。

EPCS16SI16N器件的型号标识与参数如表2-4所示:

 

表2-4EPCS16器件参数

对配置芯片EPCS4进行编程可以通过以下两种方法:

用其它编程电缆通过核心板上的AS接口将QuartusII编译生成对应配置器件的.Pof文件进行配置编程。

通过核心板上的JTAG调试接口,将QuartusII编译生成的对应配置器件的.Jic文件通过编程电缆进行配置编程。

SRAM

核心板的SRAM由两片2片3.3VCMOS静态RAMIDT71V416组成容量为256K×32bits的存储空间。

高速度SRAM和高带宽数据总线,保证了NiosIICPU可以工作在非常高效的状态。

本开发板所用的SRAM为-10等级的,这就意味着NiosIICPU可以在32位总线带宽情况下,以100MHz的速度进行读写操作,数据吞吐率高达到400Mbyets/S。

SRAM与FPGA的连接框图如图2-5所示:

SRAM与FPGA的管脚连接见如下表2-5。

 

图2-5SRAM与FPGA连接框图

信号名称

对应FPGA管脚名称

功能说明

SRAM_ADDR[0]

Pin_AA11

SRAM地址总线

SRAM_ADDR[1]

Pin_AB11

SRAM_ADDR[2]

Pin_AA10

SRAM_ADDR[3]

Pin_AB10

SRAM_ADDR[4]

Pin_AA9

SRAM_ADDR[5]

Pin_AB9

SRAM_ADDR[6]

Pin_AB7

SRAM_ADDR[7]

Pin_AA6

SRAM_ADDR[8]

Pin_AA18

SRAM_ADDR[9]

Pin_AB6

SRAM_ADDR[10]

Pin_AA5

SRAM_ADDR[11]

Pin_AB5

SRAM_ADDR[12]

Pin_AA4

SRAM_ADDR[13]

Pin_AB4

SRAM_ADDR[14]

Pin_AA3

SRAM_ADDR[15]

Pin_AB20

SRAM_ADDR[16]

Pin_AA8

SRAM_ADDR[17]

Pin_AB19

SRAM_DATA[0]

Pin_AB14

SRAM数据总线

SRAM_DATA[1]

Pin_AA14

SRAM_DATA[2]

Pin_AB15

SRAM_DATA[3]

Pin_AA15

SRAM_DATA[4]

Pin_AA16

SRAM_DATA[5]

Pin_AB17

SRAM_DATA[6]

Pin_AA17

SRAM_DATA[7]

Pin_AB18

SRAM_DATA[8]

Pin_Y21

SRAM_DATA[9]

Pin_Y22

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