完整word版SOPC助理工程师认证考试试题及答案.docx

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完整word版SOPC助理工程师认证考试试题及答案

（密封线内勿答题）学校专业姓名身份证号（密封线内勿答题）

（考试时间：

120分钟）

题号

一

二

三

四

五

总分

分数

一、选择题（本大题共15个小题，每小题1分，共15分）

得分

评阅人

1、对于FPGA芯片来讲，下列说法错误的是：

（）

A．FPGA是现场可编程逻辑器件的缩写

B．FPGA的内部可以集成DSP、PowerPC等模块

C．FPGA是非易失性器件

D．FPGA的内部逻辑可以反复修改

2、下列不属于软核处理器的是：

（）

A．Leon3B.OpenRisc1200

C.MicroblazeD.MIPS

3、下列不属于FPGA片内资源的是哪个？

（）

A.PLL（锁相环）B.LUT（查找表）

C.NiosII软核处理器D.DSP处理模块

4、μCOS-II操作系统属于：

（）

A.顺序执行系统B.占先式实时操作系统

C.非占先式实时操作系统D.分时操作系统

5、下列关于SOPC的说法正确的是：

（）

A.SOPC系统可以对其结构进行修改，因此可以说SOPC是永不过时的嵌入式系统。

B.NiosII是一种软核处理器，故可以任意修改其内部结构。

C.NiosII可以脱离FPGA芯片单独运行。

D.SOPC系统具有体积小、快速灵活、低功耗等优点。

6、下列可综合的VerilogHDL语句是：

（）

A.！

==B.task

C.initialD.#delay

7、下列VerilogHDL表达式中正确的是：

（）

A.4’b001<<1=5’b00010；

B.！

4’b1011||!

4’b0000=1’b1；

C.4’b1010&4’b1101=1’b1；

D.4’b1011&&4’b0100=4’b1111；

8、下列选项中哪个不是嵌入式系统软硬件划分的原则。

（）

A.系统优化原则B.资源利用率原则

C.性能原则D.性价比原则

9、NiosII的系统中SDRAM的IP核时钟与系统全局时钟相差多少度？

（）

A.-60度B.-50度

C.-70度D.-90度

10、下列描述可以在FPGA中稳定运行的是：

（）

A.状态机编码中采用二进制编码方式

B.在时钟上升沿到来时A的值由“1001”变为“0110”

C.大量采用异步电路设计

D.采用时钟的正负沿调整采样

11、下列关于VerilogHDL模块连接正确的是：

（）

Module1Module2（

.a（code1）,

.clk（clk）,

.rst（rst）,

.b（k1）

）;

A.a是顶层模块，code1是底层模块。

B.b是顶层模块，k1是底层模块。

C.Module1是底层模块，Module2是顶层模块。

D.Module2的端口可以用reg类型定义

12、下列关于uClinux的说法正确的是:

（）

A.uClinux是在linux的基础上裁剪了内核和应用程序库。

B.uClinux可以使用linux的一部分命令

C.uClinux由于没有MMU，故仅能运行在没有MMU的处理器上

D.uClinux是硬实时的嵌入式操作系统。

13、下列对I2C总线说法正确的是:

（）

A.SCL线为高电平时，SDA线又低电平向高电平跳变表示数据传输的开始。

B.SCL线为低电平时，SDA线又低电平向高电平跳变表示数据传输的结束。

C.SDA线是双向的，而SCL线是单向的。

D.在标准传输模式下，I2C总线的速度是400Kb/s

14、下列关于存储器的说法错误的是:

（）

A.Norflash的的特点是写入数据慢读出数据快。

多用于存储指令。

B.所有的Flash存储器都存在“位交换”，故必须使用EDC/ECC算法以确保稳定性

C.Sram是静态随机存储器，一般读写速度很快但容量较小。

D.DDR是在SDRAM的基础上提高一倍时钟。

15、下列哪项不是PLL锁相环的功能:

（）

A.PLL可以优化时钟，故有效降低FPGA芯片的功耗。

B.PLL核是集成在FPGA内的硬IP核，故无论使用与否，PLL都存在在FPGA中。

C.使用PLL可以有效减少时钟偏斜的现象

D.PLL可以调整时钟的频率，占空比，相位等

二、判断题（本大题共10个小题，每题1分，共10分）

得分

评阅人

1、NiosII系统结构中有32个32位的通用寄存器，8个32位控制寄存器。

（）

2、Avalon接口是一个同步协议的接口。

（）

3、在较高频率下SDRAM控制器核与SDRAM芯片之间需要PLL调整时钟相位。

（）

4、NiosII的定时器控制器的特性之一是具有增1、减1两种计数模式。

（）

5、在QuartusII编译之前，对FPGA未使用的引脚一般要设置成Asinputtri-stated。

（）

6、Flash的数据总线是三态的，NiosIICPU与Flash相连接时需要Avalon三态总线桥。

（）

7、在SOPCBuilder中定义CPU的复位地址在Flash，而在NiosIIIDE中用户程序被连接到Flash之外的地址，那么elf2flash实用程序将在用户程序前插入一个Boot-copier。

（）

8、对于SDRAM控制器的数据引脚，可以与OUTPUT属性的引脚相连，也可以与BIDIR属性的引脚相连。

（）

9、SOPCBuilder提供了一个组件编辑器，一个典型的组件主要有三部分组成：

硬件文件、软件文件和组件描述文件三部分组成。

（）

10、system.h头文件对SOPC硬件进行了软件的描述。

（）

三、填空题（本大题共10个空，每空1分，共10分）

得分

评阅人

1、Altera公司的FPGA常用的配置方式：

JTAG方式、_____、_____。

2、CycloneIIFPGA上面集成的BlockRAM为M4K，一个M4K的大小是______。

3、使用QuartusII进行FPGA设计的开发流程是：

设计输入、______、_______、仿真、_______。

4、NiosIIIDE为软件开发提供了4个主要功能：

工程管理器、编辑器和编译器、调试器、。

5、SOPC组件On-chipMemory可以用作RAM外，还可以设置成，甚至可以设置成双口存取。

6、CycloneIIEP2C20器件包含4个PLL，每个PLL均有个输出。

其中第个输出的驱动能力最强。

四、简答题（本大题共8个小题，每小题5分，共40分）

得分

评阅人

1、简述SOPC开发流程和对SOPC的理解？

2、简述IP核复用的好处。

3、硬核和软核的区别。

4、Moore和Mealy状态机的异同？

5、如何理解可编程逻辑设计的面积和速度平衡与互换原则？

6、什么是同步设计，什么是异步设计？

FPGA设计中为什么遵循同步设计原则？

7、VerilogHDL设计中阻塞赋值和非阻塞赋值有什么区别？

举例说明。

8、简述FPGA设计中毛刺产生的条件及消除毛刺的简单方法。

五、程序题（本大题共3个小题，共25分）

得分

评阅人

1、在VerilogHDL或者VHDL中如何定义inout型的接口？

（7分）

2、系统的时钟输入是50MHz，请用VerilogHDL或者VHDL设计一个分频器得到10Hz的时钟输出。

（8分）

3、说明扫描矩阵键盘的工作原理，用Verilog或VHDL编写去除按键抖动的代码？

（提示：

认为只有一次按下是键盘抖动，三次按下才是有按键输入）（10分）

答案

选择题：

1C2D3C4B5A

6B7B8A9A10B

11、C12、A13、B14、D15、A

判断题：

1、F2、T3、T4、F5、T6、T7、T8、F9、T10T

填空题：

1、AS方式/EPCS方式、PS方式/CPLD方式

2、4Kbit

3、综合、布局布线、配置或下载

4、下载器

5、ROM

6、3、3

简答题：

1、首先建立SOPC工程添加系统需要的IP核，设置每个IP核的属性，然后分别进行系统的硬件设计和软件设计，然后把硬件设计生成的配置文件下载到FPGA，再启动NiosII运行软件程序。

SOPC设计灵活，可以根据需要设计针对不同应用的嵌入式系统。

2、设计快速、方便、灵活、性能优化，

3、硬核是实际电路构成的不可以改变的功能模块。

软核是用HDL语言编写的可以修改全部或部分内部结构的功能模块。

4、如果逻辑输出只取决于当前状态，这样的状态机叫Moore状态机。

如果逻辑输出不仅取决于当前状态，而且还取决于输入，这样的状态机叫Mealy状态机。

5、面积指占用的逻辑单元的数量，速度指模块的处理速度。

面积和速度是相互制约的，也就是说，如果占用很小的FPGA面积，速度就受到一定限制，相反，想要较高的处理速度必然是占用很大的面积。

所以在FPGA中一定要考虑模块的实际需要，如果要达到很高的处理速度可以多个模块并行处理，如果要节省逻辑资源，可以反复使用一个处理模块。

6、如果设计中功能模块内的寄存器值都在同一个时钟的上升沿或下降沿下变化，这个设计就是同步设计，否则为异步设计。

在FPGA中采用同步设计的原因是保证设计的稳定性，减少竞争和冒险的发生。

7、always@（posedgeclk）

Begin

A<=B;B的值赋给A

C<=D;同时D的值赋给C

End非阻塞

always@（posedgeclk）

Begin

A=B;B的值赋给A

C=D;下一个上升沿时D的值赋给C

End阻塞

8、

如果输入端的多位信号，其中的两位或者两位以上逻辑值在同一时间向相反方向跳变，在输出端就可能出现毛刺。

1、在时钟方面多使用PLL，2、逻辑多采用同步设计，3、使用D触发器。

程序题：

1、

inoutdata;

Inputdata_in;

Regdata_reg;

Reglink_data;

assigndata=link_data?

data_reg:

1’bz;//link_data为高时，data是输出端；link_data为低时，data是输入端。

2、parameterperiod=5000000;

Reg[31:

0]cnt;

Regclkout;

Always@（posedgeclkornegedgerst）

Begin

If（rst=0）

Cnt<=32’b0;

Else

Cnt<=cnt+1;

If（cnt=period<<1–1）

begin

Clkout<=~clkout;

Cnt<=32’b0;

End

End

3、如果只判断键盘一次按下，不可能有防抖效果。

如果连续判断3次键盘按下，则说明有键盘按下。

Always@（posedgeclk）

Begin

Key1<=key_down;

Key2<=Key1;

Key3<=Key2;

End

AssignKey_press=Key1|Key2|Key3;