全国大学生电子设计大赛报告.docx

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全国大学生电子设计大赛报告

2011年全国大学生电子设计竞赛

简易数字信号传输性能分析仪（E题）

【本科组】

2011年9月3日

摘要

本设计为简易数字信号传输性能分析仪，能够产生数字信号、模拟信道进行传输、对信号进行分析，能够通过观察眼图实现信号传输性能测试。

本设计由数字信号及伪随机信号发生器、低通滤波器和数字信号分析电路三个模块组成。

数字信号发生器及伪随机信号由FPGA可编程器件实现符合要求的信号；低通滤波器由电阻电容搭建无源低通滤波器模拟传输信道；数字信号分析电路对传输信号进行分析，提取同步信号，观察分析眼图。

本设计从理论上进行了详细的方案论证，设计了合理的实现框图，并给出了具体的电路设计及相关程序设计方法。

经测试，本设计实现了数字信号的产生、低通滤波电路及加法器，信号传输性能分析功能，完成了基本要求与提高部分的全部功能。

关键字：

M序列；眼图；曼彻斯特码；低通滤波器；同步信号提取

简易数字信号传输性能分析仪（E题）

【本科组】

一、方案论证

根据设计任务与要求，本系统的组成如图1.1所示。

它由信号发生器、随机信号发生器、低通滤波器和数字信号分析电路组成。

图1.1简易数字信号传输性能分析仪框图

I.低通滤波器设计

低通滤波器有无源低通滤波和有源低通滤波两种设计方法，有源低通滤波电路即可以直接用集成芯片搭建，也可以采用运算放大器搭建。

无源滤波电路可用电阻电容等无源器件直接搭建。

由于本设计要求的低通滤波器衰减大，增益要求控制精度高，因此可以先用无源器件搭建一个高阶低通滤波电路，满足衰减大的要求，然后在低通滤波电路后级联一个可控制增益放大电路，满足高精度增益控制要求。

1）方案一：

采用模拟有源滤波器

采用集成模拟芯片，UAF42是专门用于滤波器设计的集成芯片，能设计各种低通、高通、带通、带阻等滤波器，设计方法比较灵活，而且增益可以控制，包括增益大于0。

但是通过实际论证，发现如果用单个该芯片，无法达到40db/十倍频的衰减。

可以通过加前置或后置低通滤波器解决，滤波器的阶数根据衰减的需要来定，也可以通过两片UAF42级联来增加衰减解决。

但是，无论是增加前置或后置滤波器还是芯片的级联，通带内幅度的抖动都较大（契比雪夫低通滤波器），通带内的幅频特性不是很平整，波动较大，且改变增益时截止频率难以控制在10%的误差范围内。

2）方案二：

无源低通滤波器

采用无源低通滤波器电路，通带内有很好的稳定效果，且如果增加阶次还能达到很好的衰减效果，四阶的无源低通滤波器频谱图如图1.2所示，此时通带的截止频率为100khz。

但是用无源低通滤波电路无法达到AF大于1的增益。

图1.2二阶无源巴特沃斯低通滤波器频谱图（fp=100khz）

3）方案三：

无源滤波器和可控增益电路结合

无源滤波器和可控增益电路结合。

无源滤波器可采用多阶的巴特沃斯滤波器，相对于巴特沃斯等其他无源滤波器，其通带范围内的幅度抖动极微弱，幅频特性很稳定，增加滤波器的阶数能达到很好的衰减效果，且电路结构很简单。

如果再利用可控增益的放大电路级联在滤波器之后，便能很好的解决增益的控制问题。

至于可控增益放大电路，可以用运算放大器搭建，运算放大器可以选用OPA690等低噪声运放。

由于此方案思路简单，实现也比较容易，因此本实验采用此种方案。

II.数字信号发生器和伪随机序列的产生

m序列码发生器是一种反馈移位型结构的电路，它由n位移位寄存器加异或反馈网络组成，其序列长度M＝2n-1。

序列信号发生器一般有两种结构形式：

一种是反馈移位型，另一种是计数型。

1）方案一：

反馈移位型序列信号发生器

反馈移位型序列码发生器的结构框图如图1.3所示，它由移位寄存器和组合反馈网络组成，从移存器的某一输出端可以得到周期性的序列码。

图1.3反馈移位型序列信号发生器框图

2）方案二：

计数型序列码发生器

计数型序列码发生器结构框图如图1.4所示。

它由计数器和组合输出网络两部分组成，序列码从组合输出网络输出。

图1.4计数型序列码发生器结构框图

综合比较，本次设计时由于已知数字信号和伪随机信号各自的f（x）表达式，故采用方案一，采用VHDL硬件描述语言，在FPGA开发板上编程实现产生所要求的数字信号。

III.同步信号提取

1）方案一

如图1.4所示，通过将接受的曼彻斯特码与恢复出的数字信号相异或，便能很精确的提取出同步时间信号。

此方案的原理虽简单，但是由于接受信号的时间与解码出的时间不一致，时序的控制要求很高，解码本身就存在一定难度困难，总之，整个方案用VHDL语言编程实现难度很大。

图1.4同步时钟提取原理

2）方案二

选用VHDL语言编写数字锁相环同步电路模块，经过AD、门限判决、鉴相器等模块处理输出时钟信号。

此方法模块由程序编写生成，电路调试时简单，处理信号时数字部分能够保证稳定。

综合考虑采用方案二编写VHDL数字锁相位同步模块。

IV.眼图显示方法

使用示波器观察眼图，将接受到的带噪声的曼彻斯特编码M序列通过一个低通滤波器，滤除高频的段噪声干扰，这样利于时钟信号的提取；然后将接收到的含噪声信号直接接至双踪示波器的一通道，将提取出的同步信号接至示波器的二通道；最后，调节示波器SOURCE键至CH2通道，让二通道信号与一通道信号同步，调节同步微调旋钮，如果恢复的时钟信号正确，便能显示出眼图。

二、理论分析与计算

I.低通滤波器的设计

1）巴特沃斯四阶无源低通滤波设计。

四阶无源巴特沃斯滤波起原理图如2.1所示，由原理图可得：

C1.R1+C2.R2=2.6131/Wp；

C1.L1+C2.L1+C1.C2.R1.R2=3.14142/Wp^2；

C1.C2.L2.R1+C1.C2.L1.R2=2.6131/Wp^3；

C1.C2.L1.L2=1/Wp^4；

其中，R1,R2可以设为任意正常量；此处，可设R1=R2=200（W）;

利用MATLAB软件，调用“solve（）”函数解得：

（1）.Fp=100K时，C1=10.5UF,C2=5.11UF,L1=143UH（120UH）,L2=832UH（820UH）；

（2）.Fp=200K时，C1=5.92UF,C2=2.55UF,L1=71.3UH（68UH）,L2=416UH（390UH）；

（3）.Fp=500K时，C1=2.12UF,C2=1.02UF,L1=28.5UH（28.8UH）,L2=166UH（160UH）；

注意：

由于电感的取值特殊，某些特定值的电感很难找到，所以括号内的值为实际所用的值，但是滤波效果是等效的。

图2.1四阶巴特沃斯滤波器原理图

2）后级可调增益电路

图2.2典型OPA690放大电路

图2.2为典型的OPA690放大电路，由于OPA3832运放能输出1V到4V摆幅超过150mA驱动电流和150MHz带宽，该放大电路的增益可以通过调节反馈电阻R3来调节。

图2.3100KHZ截止频率滤波器的幅频特性

图2.4200KHZ截止频率滤波器的幅频特性

图2.5500KHZ截止频率滤波器幅频特性

II.M序列数字信号和伪随机信号

题目要求数字信号为的m序列，并且采用曼彻斯特编码。

时钟信号为V1_clock,数据率为10~100kpbs，按10kbps步进可调，数据率误差绝对值不大于1%，输出信号为TTL电平。

采用硬件描述语言VHDL在FPGA上实现该信号，先设定一个起始信号。

则由表达式可知应用9位移位寄存器，第9位的做为输出信号，第0,2,3,4,8位相异或以后循环输入，这样数字信号就能不断的产生数字信号输出。

在曼彻斯特编码中，每一位的中间有一跳变，位中间的跳变既作时钟信号，又作数据信号；从低到高跳变表示“0”，从高到低跳变表示“1”。

可知时钟信号和原数据信号相异或后即得曼彻斯特码。

开发板的内部的时钟信号为50MHZ，可通过分频器实现10~100kpbs的频率。

要满足数据率按10kbps步进可调，可编写程序，通过开发板上按键进行设置控制。

硬件输出TTL电平。

伪随机信号为f（x）=1+x+x^4+x^5+x^12的m序列，也可用13个移位寄存器实现，其中第13位做为输出信号，第0,1,4,5,12位相异或后循环输入。

10MHZ的频率可通过分频器实现，硬件输出电平为3.3V，要想输出峰峰值为100mv的电压，还需外加一个分压电路。

分压电路如图3.1所示：

图2.6分压电路

根据公式UO/UI=0.1/3.3=R1/（R1+R3），可得R3=32*R1，故选择R3=502Ω，R1=15.3Ω。

另外由于是高频信号，所以加上电容C1和电阻R2以减少毛刺。

III.同步信号的提取

得到混合信号后，需由A/D将模拟信号转为数字信号再通过门限判决，最后经锁相位同步电路处理提取出同步时钟信号。

数字所相位同步信号提取电路由鉴相器、脉冲生成器、脉冲加减控制器构成。

门限判决后的信号作为锁相位同步电路的输入信号，信号通过鉴相器与同步信号比较，若滞后则发出一个加脉冲信号，是同步信号相位向前调整，反之则发出一个加脉冲信号使相位向后调整，最终达到同步。

脉冲生成器是由本地时钟生成的2个高电平错开的脉冲信号，方便脉冲的加减控制。

脉冲加减控制器根据鉴相器输出地加减脉冲信号来增加或扣除脉冲生成器产生的2路脉冲，由此来调整提取的同步信号。

处理后输出的信号为提取出的时钟信号。

IV.眼图的显示

用一个示波器跨接在接收端，然后调整整个示波器水平扫描周期，使其与恢复出的时钟信号同步。

此时可以从示波器显示的图形上，观察码间干扰和信道噪声等因素影响的情况，从而估计整个系统性能的优劣程度。

当存在噪声时，眼图的线迹变成了比较模糊的带状的线，噪声越大，线条越粗，越模糊，眼睛越小。

总之，眼图可以定性反映码间串扰的大小和噪声的大小，眼图还可以用来只是接受滤波器的调整，以减小码间串扰，改善系统性能。

三、电路与程序设计

I.系统组成

本数字信号分析仪共分为三部分：

分别为信号发生器、有源低通滤波器和数字信号分析模块，分别模拟通信系统的发送端、信道（干扰噪声由信号发生器产生）和接收端。

系统采用曼彻斯特编码，通过观察眼图来检测此模拟通信系统的性能。

II.原理框图与各部分的电路图

图3.1总系统原理框图

图3.2数字信号发生器（子框图一）

图3.3有源低通滤波器（子框图二）

图3.4数字信号分析仪（子框图三）

图3.5数字信号发生器子系统电路

图3.6锁相位同步信号提取子系统电路原理图

图3.7四阶巴特沃斯低通滤波电路图

图3.8增益控制电路

III.系统软件与流程图

a）程序功能描述

根据题目要求软件部分主要实现数字信号的发生。

伪随机信号的发生。

数字信号分析部分还需编写同步信号提取电路模块。

数字信号发生实现功能：

数字信号V1为f1（x）=1+x^2+x^3+x^4+x^8的m序列。

V1clock为时钟信号。

数据率为10~100kbps，按10kbps步进可调。

数据率误差绝对值不大于1%。

伪随机信号发生实现功能：

伪随机信号V3为f2（x）=1+x+x^4+x^5+x^12的m序列。

数据率10Mbps，误差绝对值不大于1%。

数字分析电路实现功能：

把AD生成的信号进行处理，经过锁相位同步电路提取出同步时钟信号。

b）程序设计思路

通过VHDL语言编写，构成分频模块，D触发器模块，移位寄存器模块，在顶层文件中把各模块结合调用从而实现满足上述功能的数字信号、伪随机信号的发生。

系统内部时钟与开关为输入，可输出数字信号，数字信号的时钟，数字信号的曼彻斯特编码，伪随机信号（噪声），伪随机信号的时钟。

数字信号分析电路中主要用到锁相位同步电路，需用VHDL编写出门限判决模块，鉴相器模块，脉冲加减控制模块，脉冲形成模块，N分频器模块。

把各模块结合调用处理信号提取出同步信号。

1、数字信号发生器主程序流程图：

图3.9数字信号发生器主程序流程图

2、分频器子程序流程图：

图3.11分频器子程序流程图

3、D触发器、移位寄存器子程序流程图

图3.12D触发器，移位寄存器子程序流程图

4、数字分析电路主程序流程图：

图3.13数字分析电路主程序流程图

四、测试方案与测试结果

硬件测试：

滤波器带外衰减测试和截止频率测试（输入信号为1V的峰峰值分别进行测试）：

对截止频率为100KHZ的电路进行测试，测量截止频率附近频率的电压峰峰值，测量其衰减程度，可得如下表格：

频率f

90KHZ

100KHZ

110KHZ

输出电压Vo（V）

0.707V

0.61V

0.53V

衰减值（DB）

-3

-4.29

-5.51

可知此时截止频率符合误差绝对值不大于10%的要求，由测量点的衰减值可知满足40DB/10倍频的要求。

对截止频率为200KHZ的电路进行测试，测量截止频率附近频率的电压值测量其衰减程度，可得如下表格：

频率f

180KHZ

200KHZ

220KHZ

输出电压Vo

0.77V

0.7V

0.61V

衰减值（DB）

-2.27

-3.10

-4.29

可知此时截止频率符合误差绝对值不大于10%的要求，由测量点的衰减值可知满足40DB/10倍频的要求。

对截止频率为500KHZ的电路进行测试，测量截止频率附近频率的电压值测量其衰减程度，可得如下表格：

频率f

450KHZ

500KHZ

550KHZ

输出电压Vo

0.707V

0.63V

0.552V

衰减值（DB）

-3

-4.01

-5.16

可知此时截止频率符合误差绝对值不大于10%的要求，由测量点的衰减值可知满足40DB/10倍频的要求。

滤波器的通带增益AF的测试：

以截止频率为500KHZ的低通滤波器为例，设置输入信号为峰峰值为3.3V的正弦信号，改变滑动变阻器可调节输出电压值。

在调节过程中可达到Vo1=0.6V、Vo2=14.25V的情况。

当Vo1=0.6V时，通带增益AF=0.6V/3.3V=0.18；Fc=526khz,波动小于10%；

当Vo2=14.25V时，通带增益AF=14.25V/3.3V=4.31；Fc=480khz，波动小于10%；

且在调节滑动变阻器的过程中输出幅值连续，由上可知滤波器的通带增益AF在0.2~4.0内可调。

软件仿真测试

图中mes为原数字信号，mc_out为曼彻斯特编码，clkdiv_out为数字信号的时钟，通过对比可以看出对原数字信号的曼彻斯特编码是正确的。

Chaos和clk5div分别为噪声信号和产生噪声的时钟信号。

软硬件联调测试：

a）基础部分

1）数字信号发生器：

数字信号发生器数据率在开关选择所表达的二进制数为”0001”~”1001”时，分别为

9.9998khz19.997khz30.001khz39.996khz49.999khz60.003khz

69.996khz79.998khz90.003khz

在其他选择状态时，均为99.999khz

2）伪随机信号发生器：

经测试，随机信号发生器能产生题目所要求的V3的M序列；

数据率经测试为9.99Mbps,误差绝对值为0.1%，满足误差小于1%的要求；

输出信号峰峰值为102mv，误差绝对值为2%，满足误差小于10%的要求；

3）眼图测试：

将接收到的M序列与V1-clk时钟信号同步，微调示波器，能观测到很清晰（“眼睛”很大）的眼图，测试的眼图幅值为2.1V；

b）发挥部分

1）曼彻斯特编码输出：

用示波器测试输出的曼彻斯特编码信号，能观测到曼彻斯特码波形；

2）恢复时钟同步出的眼图观测：

将恢复出的时钟信号与接收到的V2a信号用示波器同步，微调示波器同步旋钮，能观察到很明显的眼图。

3）伪随机信号的幅度调节：

伪随机信号采用分压电路来调节峰峰值，经检测，V3的峰峰值范围为100mv~2.5V，用分压法没能达到TTL电平。

4）低信噪比下的时钟提取和眼图显示：

经检测，在低信噪比的情况下，用恢复出的时钟信号同步，仍能观测到眼图，只是眼图的轮廓噪声比较大。