数字电子技术教案之十八.docx

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数字电子技术教案之十八

概述

一、计数器：

用以统计输入计数脉冲CP个数的电路。

计数器的“模”（用M表示）：

二、计数器的分类

1．按计数进制分

2．按计数增减分

3．按计数器中触发器翻转是否同步分

7.3.1异步计数器

一、异步二进制计数器

1．异步二进制加法计数

设计思想

JK触发器组成4位异步二进制加法计数器

逻辑电路、工作原理、状态转换顺序表、工作波形

D触发器组成的4位异步二进制加法计数器（学生课后分析）

2．异步二进制减法计数器

设计思想

JK触发器组成4位异步二进制减法计数器

逻辑电路、工作原理、状态转换顺序表、工作波形

现代教学方法与手段：

用DLCCAI或EWB演示异步二进制计数器的逻辑功能。

二、异步十进制加法计数器

4个JK触发器组成的8421BCD码异步十进制计数器

1．计数状态顺序表

2．逻辑电路图

3．工作原理

4．工作波形

现代教学方法与手段：

用DLCCAI或EWB演示异步十进制计数器的逻辑功能。

课堂讨论：

若考虑延迟时间，异步计数器的状态从1111→0000的过程？

发现异步计数器的缺点，从而带出同步计数器来。

7.3计数器

概述

一、计数器：

用以统计输入计数脉冲CP个数的电路。

计数器的“模”（用M表示）：

计数器累计输入脉冲的最大数目。

也为电路的有效状态数。

如M＝6计数器，又称六进制计数器。

二、计数器的分类

1．按计数进制分

二进制计数器：

按二进制数运算规律进行计数的电路称作二进制计数器。

十进制计数器：

按十进制数运算规律进行计数的电路称作十进制计数器。

任意进制计数器：

二进制计数器和十进制计数器之外的其它进制计数器统称为任意进制计数器。

如五进制计数器、六十进制计数器等。

2．按计数增减分

加法计数器：

随着计数脉冲的输入作递增计数的电路称作加法计数器。

减法计数器：

随着计数脉冲的输入作递减计数的电路称作减法计数器。

加/减计数器：

在加/减控制信号作用下，可递增计数，也可递减计数的电路，称作加/减计数器，又称可逆计数器。

也有特殊情况，不作加/减，其状态可在外触发控制下循环进行特殊跳转，状态转换图中构成封闭的计数环。

3．按计数器中触发器翻转是否同步分

异步计数器：

计数脉冲只加到部分触发器的时钟脉冲输入端上，而其它触发器的触发信号则由电路内部提供，应翻转的触发器状态更新有先有后的计数器，称作异步计数器。

同步计数器：

计数脉冲同时加到所有触发器的时钟信号输入端，使应翻转的触发器同时翻转的计数器，称作同步计数器。

显然，它的计数速度要比异步计数器快得多。

7.3.1异步计数器

一、异步二进制计数器

1．异步二进制加法计数

根据学生的程度，有时也可以从设计的角度，讨论异步二进制加法计数器的设计思想。

复习（提问）：

1怎样由JKF/F、DF/F实现T′F/F？

2二进制加法的进位规则？

[必须满足二进制加法原则：

逢二进一（1+1=10，即Q由1加1→0时有进位）；

各触发器应满足两个条件：

每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由1→0（下降沿）时，应向高位CP端输出一个进位信号（有效触发沿），高位触发器翻转，计数加1。

]

由JK触发器组成4位异步二进制加法计数器

①逻辑电路

JK触发器都接成T′触发器，下降沿触发。

②工作原理

异步置0端上加负脉冲，各触发器都为0状态，即Q3Q2Q1Q0＝0000状态。

在计数过程中，为高电平。

只要低位触发器由1状态翻到0状态，相邻高位触发器接收到有效CP触发沿，

T′的状态便翻转。

③状态转换顺序表7.3.1所示。

电路为十六进制计数器。

④工作波形（又称时序图或时序波形）

输入的计数脉冲每经一级触发器，其周期增加一倍，即频率降低一半。

一位二进制计数器就是一个2分频器，

16进制计数器即是一个16分频器。

表7.3.1四位二进制加法计数器状态转换顺序表

图7.3.2所示为由D触发器组成的4位异步二进制加法计数器的逻辑图。

由于D触发器用输入脉冲的上升沿触发，因此，每个触发器的进位信号由端输出。

其工作原理类似，让学生课后自行分析。

2．异步二进制减法计数器

根据学生的程度，有时也可以从设计的角度，讨论异步二进制减法计数器的设计思想。

[二进制数的减法运算规则：

1－1＝0，0—1不够，向相邻高位借位，10－1＝1；

各触发器应满足两个条件：

每当CP有效触发沿到来时，触发器翻转一次，即用T′触发器。

控制触发器的CP端，只有当低位触发器Q由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），高位触发器翻转，计数减1。

]

由JK触发器组成的4位二进制减法计数器

①逻辑图。

FF3～FF0都为T′触发器，下降沿触发。

低位触发器由0→1（上升沿）时，应向高位CP端输出一个借位信号（有效触发沿），而触发器为下降沿触发，低位触发器应从端输出借位信号。

②工作原理

表7.3.2四位二进制减法计数器计数状态顺序表

二、异步十进制加法计数器

学习要点：

十进制计数器的逻辑功能，即计数状态顺序表、工作波形。

具体电路不要求掌握其电路形式，了解其电路工作原理（较复杂）。

异步十进制加法计数器是在4位异步二进制加法计数器的基础上经过适当修改获得的。

它跳过了1010～1111六个状态，利用自然二进制数的前十个状态0000～1001实现十进制计数。

4个JK触发器组成的8421BCD码异步十进制计数器

1．计数状态顺序表

表7.3.3十进制计数器状态顺序表

2．逻辑电路图

3．工作原理

FF0和FF2为T′触发器。

设计数器从Q3Q2Q1Q0＝0000状态开始计数。

这时J1==1，FF1也为T′触发器。

因此，输入前8个计数脉冲时，计数器按异步二进制加法计数规律计数。

在输入第7个计数脉冲时，计数器的状态为Q3Q2Q1Q0＝0111。

这时，J3＝Q2Q1＝1、K3＝1。

输入第8个计数脉冲时，FF0由1状态翻到0状态，Q0输出的负跃变。

一方面使FF3由0状态翻到1状态；与此同时，Q0输出的负跃变也使FF1由1状态翻到0状态，FF2也随之翻到0状态。

这时计数器的状态为Q3Q2Q1Q0＝1000，=0使J1==0。

因此，在Q3＝1时，FF1只能保持在0状态，不可能再次翻转。

输入第9个计数脉冲时，计数器的状态为Q3Q2Q1Q0＝1001。

这时，J3＝0、K3＝1。

输入第10个计数脉冲时，计数器从1001状态返回到初始的0000状态，电路从而跳过了1010～1111六个状态，实现了十进制计数，同时Q3端输出一个负跃变的进位信号。

4．工作波形。

课堂讨论：

若考虑延迟时间，异步计数器的状态从1111→0000的过程？

可见，异步计数器存在过渡过程，若将状态直接输出到译码器，将会产生错误的译码，造成误动作。

这时，就要用下节课将要讨论的同步计数器。

7.3.1异步计数器

三、集成异步计数器CT74LS290

掌握查手册使用MSI器件的方法。

㈠器件的逻辑功能

1．电路结构框图

2．逻辑功能示意图

3．功能表

4．逻辑功能说明

（1）异步置0功能。

（2）异步置9功能。

（3）计数功能。

㈡应用

1．实现10进制

附：

用级联（相当于串行进位）法实现N进制计数器的方法（异步）。

2．利用反馈归零法获得N（任意正整数）进制计数器

⑴计数器的置0功能

⑵利用反馈归零法获得N进制计数器

步骤：

①写出计数器状态的二进制代码。

②写出反馈归零函数。

这实际上是根据SN或SN-1写置0端的逻辑表达式。

③画连线图。

［例7.3.1］试用CT74LS290构成六进制计数器。

将CT74LS290构成九进制计数器。

7.3.3利用计数器的级联获得大容量N进制计数器

一、级联法

例：

实现100进制计数器

二、反馈归零法

例：

实现异步二十三进制计数器

7.3.1异步计数器

三、集成异步计数器CT74LS290

掌握查手册使用MSI器件的方法。

㈠器件的逻辑功能

1．电路结构框图（未画出置0和置9输入端）：

二进制计数器+五进制计数器。

所以又称为：

集成异步二—五一十进制计数器

2．逻辑功能示意图

说明：

MSI器件画逻辑功能示意图的方法。

⑴先画一个矩形框

⑵在矩形框中填入MSI器件的型号

⑶在矩形框的四周画输入、输出引线，位置根据需要而定，原则是使构成的电路原理清析，简单明了。

一般CP信号加上“＞”符号，低电平有效时加小圆圈。

ROA和ROB：

置0输入端，都为高电平时有效置0（即0000）

S9A和S9B：

置9输入端，都为高电平时有效置9（即1001）

思考：

若置0、置9同时有效，结果如何？

置9。

一般不允许出现。

4．逻辑功能说明

（1）异步置0功能。

计数脉冲由CP0输入，从Q0输出时，则构成一位二进制计数器

计数脉冲由CP1端输入，输出为Q3Q2Q1Q0时，则构成异步五进制计数器。

㈡应用

1．实现10进制

附：

用级联（相当于串行进位）法实现N进制计数器的方法（异步）。

课堂讨论：

级联法实现更大容量计数器时，计数器的顺序如何？

这样构成的N进制计数器的计数状态将保留M1进制计数器的特点。

             8421BCD码十进制计数器状态表         5421BCD码十进制计数器状态表

如将Q0和CP1相连，计数脉冲由CP0输入，输出为Q3Q2Q1Q0时，则构成8421BCD码异步十进制计数器。

2×5=10

复习（提问）：

5421BCD码？

如将Q3和CP0相连，计数脉冲由CP0端输入，从高位到低位的输出为Q0Q3Q2Q1时，则构成5421BCD码异步十进制加法计数器。

5×2=10

2．利用反馈归零法获得N（任意正整数）进制计数器

⑴计数器的置0功能

集成计数器的置0方式有异步和同步两种。

①异步置0：

与时钟脉冲CP没有任何关系，只要异步置0输入端出现置0信号，计数器便立刻被置0。

②同步置0：

输入端获得置0信号后，只是为置0创造了条件，还需要再输入一个计数脉冲CP，计数器才被置0。

⑵利用反馈归零法获得N进制计数器

用S0，S1，S2…，SN表示输入0，1，2，…，N个计数脉冲CP时计数器的状态。

N进制计数器的计数工作状态应为N个：

S0，S1，S2…，SN-1

对于异步置0：

在输入第N个计数脉冲CP后，通过控制电路，利用状态SN产生一个有效置0信号，送给异步置0端，使计数器立刻置0，即实现了N进制计数。

对于同步置0：

在输入第N－1个计数脉冲CP时，利用状态SN-1产生一个有效置0信号，送给同步置0端，等到输入第N个计数脉冲CP时，计数器才被置0，回到初始的零状态，从而实现N进制计数。

课堂讨论：

异步置0时状态SN出现的时间有多久？

步骤：

①写出计数器状态的二进制代码。

下面以构成十二进制计数器为例进行说明。

当利用异步置0端获得十二进制计数器时，SN＝S12＝1100；

当利用同步置0端获得十二进制计数器时，SN-1＝S12-1＝S11＝1011。

②写出反馈归零函数。

根据SN或SN-1写置0端的逻辑表达式。

若用CT74LS290（异步置0）构成十二进制计数器，用SN，

可令R0A=Q3，R0B＝Q2

③画连线图。

主要根据反馈归零函数画连线图。

［例7.3.1］试用CT74LS290构成六进制计数器。

解：

（1）写出S6的二进制代码为

S6＝0110

（2）写出反馈归零函数。

由于CT74LS290的异步置0信号为高电平1，因此，

（3）画连线图。

首先实现8421BCD码的十进制计数器。

再将异步置0输入端R0A和R0B分别接Q2、Q1，同时将R9A和R9B接0。

如图7.3.6（a）所示。

［例7.3.2］：

将CT74LS290构成九进制计数器，如图7.3.6（b）所示。

图7.3.6用CT74LS290构成六进制计数器和九进制计数器

（a）六进制计数器；（b）九进制计数器

7.3.3利用计数器的级联获得大容量N进制计数器

一、级联法

计数器的级联是将多个集成计数器（如M1进制、M2进制）串接起来，以获得计数容量更大的N（=M1×M2）进制计数器。

一般集成计数器都设有级联用的输入端和输出端。

异步计数器实现的方法：

低位的进位信号→高位的CP端

两片接成十进制的CT74LS290级联组成10×10=100进制异步加法计数器。

二、反馈归零法

例：

实现异步二十三进制计数器

首先由两片CT74LS290构成的100进制计数器。

再利用反馈归零法，S23的二进制代码：

00100011

当高位片CT74LS290

（2）计到2、低位片计到3时，两级与非门输出高电平1，加到异步置0端，使计数器回到初始的0状态，从而实现了二十三进制计数。