EDA考试题题库.docx

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EDA考试题题库

一、选择题

1.一个项目的输入输出端口是定义在（A）

A、实体中；

B、结构体中；

C、任何位置；

D、进程中。

2.QuartusII中编译VHDL源程序时要求（C）

A、文件名和实体可以不同名；

B、文件名和实体名无关；

C、文件名和实体名要相同；

D、不确定。

3.VHDL语言中变量定义的位置是（D）

A、实体中中任何位置；

B、实体中特定位置；

C、结构体中任何位置；

D、结构体中特定位置。

4.可以不必声明而直接引用的数据类型是（C）

A、STD_LOGIC；

B、STD_LOGIC_VECTOR；

C、BIT；

D、ARRAY。

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是（C）

A、FPGA全称为复杂可编程逻辑器件；

B、FPGA是基于乘积项结构的可编程逻辑器件；

C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；

D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。

6.下面不属于顺序语句的是（C）

A、IF语句；

B、LOOP语句；

C、PROCESS语句；

D、CASE语句。

7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是（A）

A、器件外部特性；

B、器件的内部功能；

C、器件的综合约束；

D、器件外部特性与内部功能。

8.进程中的信号赋值语句，其信号更新是（C）

A、按顺序完成；

B、比变量更快完成；

C、在进程的最后完成；

D、都不对。

9.在EDA工具中，能完成在目标系统器件上布局布线软件称为（C）

A、仿真器

B、综合器

C、适配器

D、下载器

10.VHDL常用的库是（A）

A、IEEE；

B、STD；

C、WORK；

D、PACKAGE。

11.在VHDL中，用语句（D）表示clock的下降沿。

A、clock'EVENT；

B、clock'EVENTANDclock='1'；

C、clock='0'；

D、clock'EVENTANDclock='0'。

12.请指出AlteraCyclone系列中的EP1C6Q240C8这个器件是属于（C）

A、ROM；

B、CPLD；

C、FPGA；

D、GAL。

13.综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中（D）是错误的。

A、综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；

B、为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；

C、综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；

D、综合是纯软件的转换过程，与器件硬件结构无关。

14.描述项目具有逻辑功能的是（B）

A、实体；

B、结构体；

C、配置；

D、进程。

15.关键字ARCHITECTURE定义的是（A）

A、结构体；

B、进程；

C、实体；

D、配置。

16.1987标准的VHDL语言对大小写是（D）

A、敏感的；

B、只能用小写；

C、只能用大写；

D、不敏感。

17.关于1987标准的VHDL语言中，标识符描述正确的是（A）

A、必须以英文字母开头；

B、可以使用汉字开头；

C、可以使用数字开头；

D、任何字符都可以。

18.关于1987标准的VHDL语言中，标识符描述正确的是（B）

A、下划线可以连用；

B、下划线不能连用；

C、不能使用下划线；

D、可以使用任何字符。

19.符合1987VHDL标准的标识符是（A）

A、A_2；

B、A+2；

C、2A；

D、22。

20.VHDL语言中信号定义的位置是（D）

A、实体中任何位置；

B、实体中特定位置；

C、结构体中任何位置；

D、结构体中特定位置。

21.变量是局部量可以写在（B）

A、实体中；

B、进程中；

C、线粒体；

D、种子体中。

22.变量和信号的描述正确的是（A）

A、变量赋值号是:

=

B、信号赋值号是:

=

C、变量赋值号是<=

D、二者没有区别。

23.变量和信号的描述正确的是（B）

A、变量可以带出进程；

B、信号可以带出进程；

C、信号不能带出进程；

D、二者没有区别。

24.关于VHDL数据类型，正确的是（D）

A、数据类型不同不能进行运算；

B、数据类型相同才能进行运算；

C、数据类型相同或相符就可以运算；

D、运算与数据类型无关。

25.下面数据中属于实数的是（A）

A、4.2；

B、3；

C、1；

D、11011。

26.下面数据中属于位矢量的是（D）

A、4.2；

B、3；

C、1；

D、11011。

27.STD_LOGIG_1164中字符H定义的是（A）

A、弱信号1；

B、弱信号0；

C、没有这个定义；

D、初始值。

28.使用STD_LOGIG_1164使用的数据类型时（B）

A、可以直接调用；

B、必须在库和包集合中声明；

C、.必须在实体中声明；

D、必须在结构体中声明。

29.VHDL运算符优先级的说法正确的是（A）

A、NOT的优先级最高；

B、AND和NOT属于同一个优先级；

C、NOT的优先级最低；

D、前面的说法都是错误的。

30.VHDL运算符优先级的说法正确的是（D）

A、括号不能改变优先级；

B、不能使用括号；

C、括号的优先级最低；

D、括号可以改变优先级。

31.如果a=1,b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是（B）

A、0；

B、1；

C、2；

D、不确定。

32.正确给变量X赋值的语句是（B）

A、X<=A+B；

B、X:

=A+b；

C、X=A+B；

D、前面的都不正确。

33.EDA的中文含义是（A）

A、电子设计自动化；

B、计算机辅助计算；

C、计算机辅助教学；

D、计算机辅助制造。

34.可编程逻辑器件的英文简称是（D）

A、FPGA；

B、PLA；

C、PAL；

D、PLD。

35.现场可编程门阵列的英文简称是（A）

A、FPGA；

B、PLA；

C、PAL；

D、PLD。

36.在EDA中，ISP的中文含义是（B）

A、网络供应商；

B、在系统编程；

C、没有特定意义；

D、使用编程器烧写PLD芯片。

37.在EDA中，IP的中文含义是（D）

A、网络供应商；

B、在系统编程；

C、没有特定意义；

D、知识产权核。

38.EP1C3T144C8具有（A）个管脚

A、114个；

B、72个；

C、8个；

D、不确定。

39.VHDL文本编辑中编译时出现如下的报错信息

Error:

VHDLsyntaxerror:

signaldeclarationmusthave'；'，butfoundbegininstead.

其错误原因是（A）

A、信号声明缺少分号；

B、错将设计文件存入了根目录，并将其设定成工程；

C、设计文件的文件名与实体名不一致；

D、程序中缺少关键词。

40.VHDL文本编辑中编译时出现如下的报错信息

Error:

VHDLsyntaxerror:

choicevaluelengthmustmatchselectorexpressionvaluelength

其错误原因是（A）

A、表达式宽度不匹配；

B、错将设计文件存入了根目录，并将其设定成工程；

C、设计文件的文件名与实体名不一致；

D、程序中缺少关键词。

41.在VHDL语言中，下列对时钟边沿检测描述中，错误的是（D）

A、ifclk'eventandclk='1'then；

B、iffalling_edge（clk）then；

C、ifclk'eventandclk='0'then；

D、ifclk'stableandnotclk='1'then。

42.下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：

（A）

A、原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试；

B、原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试；

C、原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；

D、原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试。

43.对于信号和变量的说法，哪一个是不正确的:

（A）

A、信号用于作为进程中局部数据存储单元；

B、变量的赋值是立即完成的；

C、信号在整个结构体内的任何地方都能适用；

D、变量和信号的赋值符号不一样。

44.下列语句中，不属于并行语句的是：

（B）

A、进程语句；

B、CASE语句；

C、元件例化语句；

D、WHEN…ELSE…语句。

45.VHDL文本编辑中编译时出现如下的报错信息

Error:

Can'topenVHDL"WORK"其错误原因是（B）

A、错将设计文件的后缀写成.tdf，而非.vhd；

B、错将设计文件存入了根目录，并将其设定成工程；

C、设计文件的文件名与实体名不一致；

D、程序中缺少关键词。

46.在VHDL的CASE语句中，条件句中的"=>"不是操作符号，它只相当与（B）作用。

A、IF；

B、THEN；

C、AND；

D、OR。

47.下列关于信号的说法不正确的是（C）

A、信号相当于器件内部的一个数据暂存节点；

B、信号的端口模式不必定义，它的数据既可以流进，也可以流出；

C、在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用；

D、信号在整个结构体内的任何地方都能适用。

48.下面哪一个可以用作VHDL中的合法的实体名（D）

A、OR；

B、VARIABLE；

C、SIGNAL；

D、OUT1。

49.VHDL文本编辑中编译时出现如下的报错信息Error:

Line1,Filee:

\muxfile\mux21.tdf:

TDFsyntaxerror…其错误原因是（A）

A、错将设计文件的后缀写成.tdf而非.vhd；

B、错将设计文件存入了根目录，并将其设定成工程；

C、设计文件的文件名与实体名不一致；

D、程序中缺少关键词。

50.下列关于变量的说法正确的是（A）

A、变量是一个局部量，它只能在进程和子程序中使用；

B、变量的赋值不是立即发生的，它需要有一个δ延时；

C、在进程的敏感信号表中，既可以使用信号，也可以使用变量；

D、变量赋值的一般表达式为：

目标变量名<=表达式。

51.在VHDL中，语句"FORIIN0TO7LOOP"定义循环次数为（A）次。

A、8；

B、7；

C、0；

D、1。

52.在VHDL中，PROCESS结构内部是由（B）语句组成的。

A、顺序；

B、顺序和并行；

C、并行；

D、任何。

53.在VHDL中，PROCESS本身是（C）语句

A、顺序；

B、顺序和并行；

C、并行；

D、任何。

54.下面哪一个是VHDL中的波形编辑文件的后缀名（B）

A、gdf；

B、scf；

C、sys；

D、tdf。

55.在元件例化语句中，用符号实现名称映射，将例化元件端口声明语句中的信号与PORTMAP（D）中的信号名关联起来。

A、=

B、:

=

C、<=

D、.=>

56.在VHDL中，含WAIT语句的进程PROCESS的括弧中（B）再加敏感信号，否则则是非法的。

A、可以；

B、不能；

C、必须；

D、有时可以。

57.在VHDL中（D）不能将信息带出对它定义的当前设计单元。

A、信号；

B、常量；

C、数据；

D、变量。

58.在VHDL中，为定义的信号赋初值，应该使用（B）符号。

A、=：

B、=

C、:

=

D、<=

59.在VHDL中，一个设计实体可以拥有一个或多个（X）

A、设计实体；

B、结构体；

C、输入；

D、输出。

60.在VHDL的IEEE标准库中，预定义的标准逻辑数据STD_LOGIC有（C）种逻辑值。

A、2；

B、3；

C、9；

D、8。

61.不完整的IF语句，其综合结果可实现（A）

A、时序逻辑电路；

B、组合逻辑电路；

C、双向电路；

D、三态控制电路。

62.子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列那种方法是速度优化（A）

A、流水线设计；

B、资源共享；

C、逻辑优化；

D、串行化。

63.下列EDA软件中，哪一个不具有逻辑综合功能：

（B）

A、Max+PlusII；

B、ModelSim；

C、QuartusII；

D、Synplify。

2、简述题

1、简述BUFFER和INOUT在用法上的区别。

答：

INOUT为输入输出双向端口，即从端口内部看，可以对端口进行赋值，即输出数据。

也可以从此端口读入数据，即输入。

BUFFER为缓冲端口，功能与INOUT类似，区别在于当需要读入数据时，只允许内部回读内部产生的输出信号，即反馈。

举个例子，设计一个计数器的时候可以将输出的计数信号定义为BUFFER，这样回读输出信号可以做下一计数值的初始值，buffer顾名思义就是缓存，它是作为输出使用的，因为在模块内，是不可以将输出赋值给其他信号的，例如定义b:

outstd_logic;我们现在要将b赋值给信号a，就会出错，但是如果b的类型为buffer就可以执行操作；inout是双向端口，即可以作为输入也可以作为输出，跟buffer的作用完全不同，要注意的是inout类型的数据在不作为输入使用时必须被置为高阻"Z"状态，否则它作为输出的功能将不能正确执行。

2、简述实体和结构体各自的职能和它们之间的联系。

答：

实体：

声明到其实体及其设计的接口，即定义本设计的输入/出端口

结构体：

定义了实体的实现。

即电路的具体描述

所有能被仿真的实体都由一个结构体描述，结构体描述实体的行为功能。

即设计的功能，是实体中的具体逻辑。

一个实体可以有多个结构体，一种结构体可能为行为描述，而另一种结构体可能为设计的结构描述或数据通道的描述。

3、简述CPLD和FPGA的结构特点与应用特性。

答：

结构特点：

（1）CPLD：

复杂可编程逻辑器件，FPGA：

现场可变成门阵列；

（2）CPLD：

逻辑单元主要由"与或"阵列构成，采用EEPROM；FPGA：

逻辑单元主要由静态存储器构成，即主体为查找表；

（3）CPLD：

基于乘积项技术的确定型结构，FPGA：

基于查找表技术的统计型结构；

（4）CPLD：

5500～50000门，FPGA：

1K～10M门。

实际应用特性：

（1）CPLD：

适用于逻辑密集型中小规模电路，FPGA适用于数据密集型大规模电路；

（2）CPLD：

编程数据不丢失、延迟固定、时序稳定，FPGA：

编程数据断电丢失，需用专用的ROM进行数据配置，布线灵活，但时序特性不稳定。

4、简述VHDL语言实体声明中：

IN,OUT,BUFFER和INOUT登端口模式各自的特点。

答：

端口模式特点为：

IN：

输入型，只读模式；

OUT：

输出型，只写；

BUFFER：

缓冲型，带有读功能的输出模式，与out相似，但可读。

INOUT：

输入输出型，可读可写，可以通过该端口读入或写出信息。

5、简述VHDL中信号、变量的功能特点即使用方法。

答：

信号：

代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。

全局量，使用场所：

architecture、package、entitiy。

变量：

代表电路中暂存某些值的载体。

变量赋值不存在延迟。

局部量，使用场所：

process、function、procedure。

6、EDA软件中综合器的基本功能是什么？

用QUARTUSⅡ软件进行进行仿真时，软件默认的仿真结束时间是1微秒，如果要修改至10微秒，该怎样操作？

答：

EDA软件中综合器的基本功能是：

将软件描述与给定的硬件结构用某种网表文件的方式对应起来，成为相应互的映射关系，最终获得门级电路甚至更底层的电路描述网表文件。

仿真运行时间的修改：

在仿真波形界面WaveFormEditor下，选择"File"下的"EndTime"，在弹出的窗口中设置仿真结束时间为"10us"。

7、VHDL的基本结构及每部分的基本功能？

答：

VHDL的基本结构有：

库（Library）、程序包（Package）、实体（Entity）、结构体（Architecture）和配置（Configuration）几部分组成。

每部分的基本功能为：

库（Library）：

用来存储预先完成的程序包和数据集合体的仓库。

以供设计者对一些统一的语言标准或数据格式进行调用。

程序包（Package）：

将已定义的常数、数据类型、元件语句、子程序说明等收集起来构成一个集合。

实体（Entity）：

定义系统的输入输出端口。

结构体（Architecture）：

定义系统的内部结构和功能。

配置（Configuration）：

从某个实体的多种结构体描述方式中选择特定的一个作为实体的实现方式。

8、在EDA技术中，自顶向下的设计方法的重要意义是什么？

答：

（1）由于顶层的功能描述可以独立于目标器件的结构，可集中精力对产品功能、市场需求的设计。

（2）设计成果的再利用得到保证（IP核）。

（3）采用结构化开发手段，可进行多人多任务的并行工作方式。

（4）选择器件的类型、规模、硬件结构等方面具有更大的自由度

9、IP在EDA技术的应用和发展中的意义是什么？

答：

与传统的电子设计方法不同，EDA技术的设计语言是标准化的，不会由于设计对象的不同而改变；他的开发工具是规范化的，EDA软件平台支持任何标准化的设计语言；他的设计成果是通用性的，IP核具有规范的接口协议。

良好的可移植性与可测试性，为高效高质的系统开发提供了可靠的保证。

10、FPGA/CPLD在ASIC设计中有什么用途？

答：

可编程逻辑器件是一种半定制的逻辑芯片，但与门阵列法、标准单元法不同，芯片内的硬件资源和连线资源是由厂家预先制定好的，可以方便地通过编程下载获得重新配置。

这样，用户就可以借助EDA软件和编程器在实验室或车间中自行进行设计、编程或电路更新。

而且如果发现错误，则可以随时更改，完全不必关心器件实现的具体工艺。

用可编程逻辑器件法设计ASIC（或称可编程ASIC），设计效率大为提高、上市的时间大为缩短。

三、器件描述和功能判定

entity decoder is

Port（

data_in:

instd_logic_vector（2downto0）;

en:

instd_logic;

date_out:

outstd_logic_vector（7downto0））;

enddecoder;

4、程序修改题

5、VHDL程序填空

下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。

下面程序是1位十进制计数器的VHDL描述，试补充完整。

下面是一个多路选择器的VHDL描述，试补充完整。

六、用VHDL设计电路

1．用VHDL设计8位序列信号发生器，输出的序列信号为"01000111"。

2．用VHDL设计带异步复位、同步置数（数据加载）和计数使能控制的8位二进制加减计数器。

3.试描述一个带进位输入、输出的8位全加器端口：

A、B为加数，CIN为进位输入，S为加和，COUT为进位输出

4、试设计一个带同步置数，异步清零的60进制BCD码计数器。

7、阅读下列VHDL程序，画出原理图

8、综合题

1.试判断该状态机类型，并说明理由。

该状态机为moore型状态机，输出数据outa和输入ina没有直接逻辑关系，outa是时钟clk的同步时序逻辑。

2.根据状态图，写出对应于结构图b，分别由主控组合进程和主控时序进程组成的VHDL有限状态机描述。

3.若已知输入信号如下图所示，分析状态机的工作时序，画出该状态机的状态转换值（c_state）和输出控制信号（out_a）；

4.若状态机仿真过程中出现毛刺现象，应如何消除；试指出两种方法，并简单说明其原理。

方法1，添加辅助进程对输出数据进行锁存

方法2，将双进程状态机改写为单进程状态机，其输出也是锁存过了，故能消除毛刺

方法3，使用状态位直接输出型状态机编码方式，其输出直接由当前状态输出，也没有毛刺