简易电子琴课程设计QUARTUS制作.docx
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简易电子琴课程设计QUARTUS制作
可编程逻辑
期末设计
题目：
简易电子琴制作
学院：
信息工程学院
年级：
2009级
完成时间：
2012年2月27日
1、课程设计目的
1）利用数控分频器设计一个电子琴硬件电路与音乐发生器，设计达到演奏时可以选择
是手演奏（键盘输入），或自动演奏已存入的乐曲，并且能自动演奏。
2）巩固与运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立
工作能力，通过对一个简易的14音符电子琴的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法与步骤。
巩固所学课堂知识，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。
为了进一步了解计算机组成原理与系统结构，深入学习EDA技术，用VHDL语言去控制将会使我们对本专业知识可以更好地掌握。
3）提高学生对eda软件实践操作能力与工程设计能力，对eda技术与fpga应用的相关
知识进行了系统的介绍，内容包括eda技术的基本知识，fpga的基本原理，quartus ii的使用方法与使用技巧，主流硬件描述语言vhdl的语法规则介绍及实例说明，常用的控制或通信功能模块的设计方法实例，以及采用vhdl语言描述的fpga综合实例。
2、课程设计要求
2.1、基础部分
1）当键盘输入123456789abcde是对应响应的频率
2）演奏时在8段数码管显示对应音符
2.2、发挥部分
3）具有存储功能存储20个音符
4）当键盘上某一个键（如v）时，自动重放存储区音符
3、设计（课程）基本内容
内容包括eda技术的基本知识，fpga的基本原理，quartusii的使用方法与使用技巧，主流硬件描述语言vhdl的语法规则介绍及实例说明，常用的控制或通信功能模块的设计方法实例，以及采用vhdl语言描述的fpga综合实例设计。
本书由浅入深，从易到难，既让初学者轻松入门，又让有经验的设计者得到有价值的参考信息。
3.1、eda技术/vhd语言
随着基于cpld的eda技术的发展与应用领域的扩大与深入，eda技术在电子信息、通信、自动控制用计算机等领域的重要性日益突出。
EDA技术就是以计算机为工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线与仿真，直至对于特定目标芯片的适配编译、逻辑映射与编程下载等工作。
EDA技术的出现，极大地提高了电路设计的效率与可操作性，减轻了设计者的劳动强度。
利用EDA工具，电子设计师可以从概念、算法、协议等开始设计电子系统，大量工作可以通过计算机完成，并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程的计算机上自动处理完成。
此次设计主要是基于vhdl文本输入法设计乐曲演奏电路，运用vhdl语言对简易电子琴的各个模块进行设计，并使用eda工具对各模块进行仿真验证。
该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，通过按键输入来控制音响或者自动演奏已存入的歌曲。
系统由乐曲自动演奏模块、音调发生模块与数控分频模块三个部分组成。
系统实现是用硬件描述语言vhdl按模块化方式进行设计，然后进行编程、时序仿真、电路功能验证，奏出美妙的乐曲（当然由于条件限制，暂不进行功能验证，只进行编程与时序仿真）。
该设计最重要的一点就是通过按键控制不同的音调发生，每一个音调对应不同的频率，从而输出对应频率的声音。
4、电子琴设计原理及过程
4.1、设计规划
根据系统设计要求，系统设计采用自顶向下的设计方法，它由乐曲自动演奏模块、音调发生模块与数控分频模块，存储模块四部分组成
4.2、基础部分原理
本课程设计目的在于灵活运用eda技术编程实现一个简易电子琴的乐曲演奏，它要求在实验箱上构造一个电子琴电路，不同的音阶对应不同频率的正弦波。
按下每个代表不同音阶的按键时，能够发出相对应频率的声音。
故系统可分为乐曲自动演奏模块（ps2scan）、音调发生模块（tonetaba）与数控分频模块（speakera）三部分。
4.3、简易电子琴的设计流程
根据系统设计要求，系统该系统基于计算机中时钟分频器的原理，设计采用自顶向下的设计方法，通过按键输入来控制音响或者自动演奏已存入的歌曲。
它由乐曲自动演奏模块、音调发生模块与数控分频模块三部分组成。
用vhdl语言设计电路的流程：
1.使用文本编辑器输入设计源文件。
2.使用编译工具编译源文件：
vhdl的编译语言。
3.功能仿真。
4.综合。
综合的目的是在于将设计的源文件由语言转换为实际的电路。
这一部分
最终目的是生成门电路级的网表（netlist）。
5.框图布局、布线。
这一步的目的是生成用于编程文件。
先将各个设计中的门根据
网表的内容与器件的结构放在器件的特定部位。
然后，在根据网表中提供的各门的连接，把各个门的输入输出连接起来。
6.编译完成，下载。
5、课程设计的程序模块
5.1、乐曲演奏模块（ps2scan）
5.1.1、模块说明
乐曲自动演奏模块的作用是产生14位发生控制输入信号。
当进行自动演奏时，由存储在此模块的8位二进制数作为发声控制输入，从而自动演奏乐曲。
该模块的vhdl源程序主要由3个process（clk）工作进程组成，第一个process（clk）的作用是根据键盘输入（自动演奏）的值（0或1）来判断计数器count以及脉冲clk的输出值。
部分源程序如下：
process（clk）--工作进程开始
begin
ifclk'eventandclk='1'then—时钟输入信号为1
kbclkreg<=kbclk;
kbclkfall<=kbclkregand（notkbclk）;
endif;
endprocess;
当确定了时钟信号输出的值后，在第二个process中就可以由它控制14位发声控制输入信号了。
即disp的值为时，count为1。
最后的process（clk）便是由前两个process所确定的count、kbclk与键盘输入信号值kbdata将8位的二进制数转化为音符信号的输出，达到自动演奏的目的。
部分源程序如下：
process（clk）
begin
ifclk'eventandclk='1'then
casekbcoderegis--由计数器从0到15的取值判断音符信号的8位二进制数
when"00001011"=>disp<="0001";
when"10001111"=>disp<="0010";……
该模块最主要的用途就是将输入二进制数转化为发声控制输入，是产生音符的重要步骤，ps2scan模块的源程序符号编辑图如图
图5-1-1：
ps2scan模块的符号编辑
在此程序中自动模块输出的音符数据，经过翻译后将输出到数控分频模块为其提供分频系数的初始值，
5.1.2、乐曲演奏模块文本程序
--程序名称：
ps2scan.vhd
--程序功能：
采用vhdl语言编程产生14位发声控制输入信号
libraryieee;
useieee.std_logic_1164.all;
useieee.numeric_std.all;
entityps2scanis
port
（
clk,kbclk,kbdata:
instd_logic;-系统时钟信号/键盘输入演奏信号/键盘输入信号
disp:
outstd_logic_vector（3downto0）;--音符显示信号（时钟输出）
auto:
outstd_logic----音频信号（键盘输入信号）
endentity;
architecturertlofps2scanis
signalkbclkreg,kbclkfall:
std_logic;
signaldatacoming:
std_logic:
='0';
signalcnt:
integerrange0to9;
signalshiftdata,kbcodereg:
std_logic_vector（7downto0）;---输入8位控制信号
signaldelay:
std_logic:
='0';
signalcount:
integerrange0to10000;--定义信号计数器，10000个信号元素
begin
process（clk）--工作进程开始
begin
ifclk'eventandclk='1'then
kbclkreg<=kbclk;
kbclkfall<=kbclkregand（notkbclk）;
endif;
endprocess;
process（clk）
begin
ifclk'eventandclk='1'then--键盘输入为1
ifkbclkfall='1'anddatacoming='0'andkbdata='0'then
datacoming<='1';
cnt<=0;
elsifkbclkfall='1'anddatacoming='1'then
ifcnt=9then
ifkbdata='1'thendatacoming<='0';
endif;cnt<=0;
kbcodereg<=shiftdata;
else
shiftdata<=kbdata&shiftdata（7downto1）;
cnt<=cnt+1;
endif;
endif;endif;
endprocess;process（clk）
begin
ifclk'eventandclk='1'then
casekbcoderegis--由计数器从0到15的取值判断音符信号的8位二进制数
when"00001011"=>disp<="0001";
when"10001111"=>disp<="0010";
when"00010011"=>disp<="0011";
when"00010010"=>disp<="0100";
when"10010111"=>disp<="0101";
when"10011011"=>disp<="0110";
when"00011110"=>disp<="0111";
when"00011111"=>disp<="1000";
when"00100011"=>disp<="1001";
when"00001010"=>disp<="1010";
when"10001110"=>disp<="1011";
when"10010010"=>disp<="1100";
when"10010110"=>disp<="1101";
when"00010110"=>disp<="1110";
when"10011010"=>disp<="1111";
whenothers=>disp<="0000";
endcase;
endif;
endprocess;
process（clk）
begin
ifclk'eventandclk='1'then
casekbcoderegis
when"00001011"=>delay<='1';
when"10001111"=>delay<='1';
when"00010011"=>delay<='1';
when"00010010"=>delay<='1';
when"10010111"=>delay<='1';
when"10011011"=>delay<='1';
when"00011110"=>delay<='1';
when"00011111"=>delay<='1';
when"00100011"=>delay<='1';
when"00001110"=>delay<='1';
when"00011001"=>delay<='1';
when"10010000"=>delay<='1';
when"00010001"=>delay<='1';
when"10010010"=>delay<='1';
when"10011010"=>delay<='0';
whenothers=>delay<='0';
endcase;
endif;
ifclk'eventandclk='1'thencount<=count+1;
elsenull;
endif;
ifcount=1000anddelay='1'then
count<=0;
auto<='1';
elseifcount=1000anddelay='0'then
count<=0;
auto<='0';
endif;
endif;
endprocess;
endrtl;
5.2、音调发生模块
5.2.1、模块说明
音调发生模块的作用是产生音阶的分频预置值。
当14位发声控制输入信号中的某一位为高电平时，则对应某一音阶的数值将输出，该数值即为该音阶的分频预置值，分频预置值控制数控分频模块进行分频，由此得到每个音阶对应的频率，根据频率的不同，从而能通过喇叭听到不同的声音，实现音乐的播放。
该模块的唯一输入信号index对应就是自动模块中最后的输出，音符显示信号，高低音显示信号high与音符分频系数都是根据音符输入确定的。
比如我们自定义index第2位为高电平时，它的分频系数则为773hz，音符显示信号为:
when"0001"=>tone<="";--code<="0001";--773;即是773的二进制表示，此时高低音显示1表示高音。
部分源程序如下：
process（index）
begin
caseindexis--译码电路，查表方式，控制音调的预置数
when"0000"=>tone<="11111111111";--code<="0000";--2047
when"0001"=>tone<="";--code<="0001";--773;
when"0010"=>tone<="";--code<="0010";--912;
该模块最主要的作用就是给音符输入预设频率值，因为，电子琴最终实现乐曲演奏就是输出不同频率的正弦波，此模块就是将二进制发声信号转化为对应的频率。
该模块的源程序符号编辑图如图：
图5-2-2:
tonrtaba模块的符号编辑图
5.2.2、音调发生模块文本程序：
--程序名称：
tonetaba.vhd
--程序功能：
采用vhdl语言编程产生音阶的分频预置值
libraryieee;
useieee.std_logic_1164.all;
entitytonetabais
port（index:
instd_logic_vector（3downto0）;--音符输入信号
tone:
outstd_logic_vector（10downto0））;--音符显示信号
end;architectureoneoftonetabaisbegin
process（index）begin
caseindexis----此进程完成音符到音符的分频系数译码，音符的显示，高低音阶
when"0000"=>tone<="11111111111";--code<="0000";--2047
when"0001"=>tone<="";--code<="0001";--773;
when"0010"=>tone<="";--code<="0010";--912;
when"0011"=>tone<="10000001100";--code<="0011";--1036;
when"0100"=>tone<="10001011100";--code<="0101";--1197;1116
when"0101"=>tone<="10010101101";--code<="0110";--1290;1197
when"0110"=>tone<="10100001010";--code<="0111";--1372;1290
when"0111"=>tone<="10101011100";--code<="0001";--1410;1372
when"1000"=>tone<="10110000010";--code<="0010";--1480;1410
when"1001"=>tone<="10111001000";--code<="0011";--1542;1480
when"1010"=>tone<="11000000110";--code<="0101";--1622;1542
when"1011"=>tone<="11000110110";--code<="0110";--1668;1590
when"1100"=>tone<="11001010110";--code<="0001";--1728;1622
when"1101"=>tone<="11010000100";--code<="0110";--1275;1668
when"1110"=>tone<="11010011100";--code<="0001";--1136;1692
whenothers=>null;
endcase;
endprocess;
end
5.3、数控分频模块
5.3.1、模块说明
数控分频模块是对时基脉冲进行分频，得到与1、2、3、4、5、6、7、8、9、a、b、c、d、e这14个音符相对应的频率。
speakera模块的源程序符号编辑图如图。
图5-3-1：
speakera模块的符号编辑图
该模块主要由3个工作进程（divideclk，genspks，delayspks）组成。
首先，根据系统时钟信号的输入得到时基脉冲以及计数器的值，而时钟信号在auto模块中便已给出，两者之间的设置关系类似于auto模块中第一个工作进程的设置。
第二个process是此模块的核心，即由时基脉冲值转化为音符的频率。
部分源程序如下：
genspks:
process（preclk,tone）--11位可预置计数器
variablecount11:
std_logic_vector（10downto0）;
最后一个process则是用来设置扬声器输出信号的，扬声器信号由0与1控制，当且仅当前一个process中的fullspks输出为1时，扬声器才有输出，再根据计数器取值来确定输出是1还是0。
部分源程序如下：
iffullspks'eventandfullspks='1'thencount2:
=notcount2;
--扬声器音频信号为1
ifcount2='1'thenspks<='1';--扬声器输出为1
elsespks<='0';endif;
5.3.2、数控分频模块文本程序
--程序名称：
speakera.vhd
--程序功能：
采用vhdl语言编程实现发生器的数控分频
libraryieee;
useieee.std_logic_1164.all;
useieee.std_logic_unsigned.all;
entityspeakerais
port（clk:
instd_logic;--系统时钟信号
tone:
instd_logic_vector（10downto0）;
--音符分频系数
spks:
outstd_logic）;--驱动扬声器的音频信号
end;
architectureoneofspeakerais--定义时基脉冲信号
signalpreclk,fullspks:
std_logic;
begin
divideclk:
process（clk）
variablecount4:
std_logic_vector（3downto0）;
begin
preclk<='0';---将clk进行16分频，preclk为clk的16分频
ifcount4>11thenpreclk<='1';count4:
="0000";
elsifclk'eventandclk='1'thencount4:
=count4+1;--时钟信号为1时--判断计数器取值为1
endif;
endprocess;
genspks:
process（preclk,tone）
--此进程按照tone1输入的分频系数对8mhz的脉冲再次分频，得到所需要的音符频率
variablecount11:
std_logic_vector（10downto0）;
begin
ifpreclk'eventandpreclk='1'then
ifcount11=16#7ff#thencount11:
=tone;fullspks<='1';
--若计数器11值小于音符信号1，计数器加1，音频信号为1
elsecount11:
=count11+1;
fullspks<='0';
endif;
endif;
endprocess;
--音频信号输出进程开始
delayspks:
process（fullspks）
--此进程对fullspks进行2分频，展宽脉冲，使扬声器有足够功率发音
variablecount2:
std_logic;
--定义变量频率计数器2
begin
iffullspks'eventandfullspks='1'thencount2:
=notcount2;
--扬声器音频信号为1
ifcount2='1'thenspks<='1';--扬声器输出为1
elsespks<='0';endif;
endif;
endprocess;
end；
以上三个模块组装的
整体组装设计原理图如图5-3所示。
图5-3基础发音系统的整体组装设计原理图
由于设计分模块组成，每个单独的模块都是一个完整的源程序，分别实现不同性质的功能，但是每个模块又是紧密关联的
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