数字电路与逻辑设计部分作业与解答.docx
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数字电路与逻辑设计部分作业与解答
第一章数制与码制
1-1将下列二进制数转换成十进制数。
（1）101101
（2）11011101（3）0.11（4）1010101.0011
解：
（1）45
（2）221（3）0.75（4）85.1875
1-2将下列十进制数转换成二进制数（小数部分取四位有效数字）。
（1）37
（2）0.75（3）12.34（4）19.65
解：
（1）100101
（2）0.11（3）1100.0101（4）10011.1010
1-3将下列二进制数转换成十六进制数。
（1）0011
（2）10101111（3）1001.0101（4）101010.001101
解：
（1）3
（2）AF（3）9.5（4）2A.34
1-4将下列十六进制数转换成二进制数。
（1）2A
（2）123（3）7F.FF（4）432.B7
解：
（1）101010
（2）100100011（3）1111111.11111111（4）10000110010.10110111
1-5将下列十进制数转换成十六进制数（小数部分取一位有效数字）。
（1）43
（2）36.8（3）6.73（4）174.5
解：
（1）2B
（2）24.C（3）6.B（4）AE.8
1-6将下列十六进制数转换成十进制数。
（1）56
（2）4F.12（3）2B.C1（4）AB.CD
解：
（1）86
（2）79.0703125（3）43.75390625（4）171.80078125
1-7完成下列各数的转换。
（1）（24.36）10=（00100100.00110110）8421BCD
（2）（64.27）10=（10010111.01011010）余3BCD
（3）（01011000）8421BCD=（58）10
（4）（10110011.1011）2421BCD=（53.5）10
1-8写出下列带符号位二进制数所表示的十进制数。
（1）0101
（2）1011（3）10101（4）11100
解：
（1）+5
（2）-3（3）-5（4）-12
1-9试写出下列十进制数的二进制原码、反码和补码（码长为8）。
（1）+37
（2）-102（3）+10.5（4）-38
解：
（1）[+37]原=00100101,[+37]反=00100101，[+37]补=00100101
（2）[-102]原=11100110，[-102]反=10011001，[-102]补=10011010
（3）[+10.5]原=0001010.1，[+10.5]反=0001010.1，[+10.5]补=0001010.1
（4）[-38]原=10100110，[-38]反=11011001，[-38]补=11011010
第二章逻辑函数及其化简
2-1什么叫与、或、非逻辑？
试列举几种相关的实例，并列写出3种逻辑运算的表达式。
答
（1）只有当决定某一事件的条件全部具备时，这一事件才会发生。
这种因果关系称
为与逻辑关系。
当任一条件具备时结果就会发生，这种因果关系为或逻辑关系。
当条件
不具备时，事件发生，这种因果关系成为非逻辑关系。
（2）两个开关和灯泡三者串联，它们都闭合，灯才会亮。
两个开关是与的关系。
两个
开关并联后再和灯泡串联，两个开关只要有一个闭合，灯就会亮。
两个开关是或的关系。
开关和灯泡并联，开关不闭合灯亮，开关闭合灯亮的结果就不会发生。
灯亮和开关闭合
是非的关系。
（3）与逻辑表达式：
F=A⋅B；或逻辑表达式：
F=A+B；非逻辑表达式：
F=A。
2-2根据真值表判断异或和同或的逻辑关系是什么？
答：
一个值为0和另外一个值为1的两个量进行异或运算，输出才为1。
而同或运算
相反，两个值同为0或者同时为1进行同或运算，输出才为1。
2-3逻辑函数有哪些表示方法？
答逻辑函数表示方法有：
（1）逻辑函数表达式
（2）逻辑真值表（3）逻辑符号图（4）
波形图（5）卡诺图等。
2-4列出下述问题的真值表，并写出逻辑表达式：
（1）题2-4图所示为楼道里“单刀双掷”开关控制楼道灯的示意图。
A点表示楼上开关，B
表示楼下开关，两个开关的上接点分别为a和b；下接点分别为c和d。
在楼下时，可以按
动开关B开灯，照亮楼梯；到楼上后，可以按动开关A关掉灯。
试写出灯的亮灭与开关A、
B的真值表和逻辑表达式。
解F=A•B+A•B
（2）有三个温度探测器，当探测的温度超过60oC时，输出控制信号1；如果探测的温度低于
60oC时，输出控制信号为0，当有两个或者两个以上的温度探测器输出1信号时，总控制器
输出1信号，自动控制调控设备，使温度降低到60oC以下。
假设有3个温度探测器，试写
出总控制器的真值表和逻辑表达式。
解F=ABC+ABC+ABC+ABC
2-5用公式法和真值表两种方法证明下列各等式：
（1）（A+B）（A+B+C）=AC+B
（2）AC+AB+ACD+BC=A+BC
解证明略
2-6写出下列各式F和它们的对偶式、反演式的最小项表达式：
（1）F=ABCD+ACD+BD
解F=Σm（4,6,11,12,14,15）
=Σm（0,1,2,3,5,7,8,9,10,13）
=Σm（2,5,6,7,8,10,12,13,14,15）；
（2）F=AB+CD
解F=Σm（0,1,2,3,7,11,15）
=Σm（4,5,6,8,9,10,12,13,14）
=Σm（1,2,3,5,6,7,9,10,11）；
（3）F=A+BC+D。
解F=Σm（0,2,6,8,9,10,11,12,13,14,15）
=Σm（1,3,4,5,7）
=Σm（8,10,11,12,14）
2-7用公式法化简下列各式：
（1）F=A（A+B）+BC（A+B）+B（A⊕C）
解F=A+C
（2）F=（A+B）（A+C）+A+B+C
解
（3）F=AB+AC+BC。
解F=AB+AC
2-8用卡诺图法化简下列各函数：
（1）F=（A+B）（AB+C）
解F=AC+BC
（2）F（A,B,C）=Σm（0,1,4,5,7）
解F=B+AC
（3）F=ABC+ACD+AC
解F=AB+CD+AC
（4）F=BC+D+D（B+C）（AD+B）；
解F=B+D
（5）F（A,B,C,D）=Σm（4,5,6,8,9,10,13,14,15）；
解F（A,B,C,D）=ABC+ABD+BCD+ABC+ACD
（6）F（A,B,C,D）=Σm（0,2,7,13,15）+Σd（1,3,4,5,6,8,10）。
解F（A,B,C,D）=BD+BD
第三章集成逻辑门电路
3-2CMOS反相器的电路结构是怎样的，它有哪些特点？
答
（1）CMOS反相器是互补对称式金属-氧化物-半导体场效应管，由绝缘栅场效应管组
成的单极型集成电路。
标准的CMOS反相器是由增强型PMOS负载管（TP）和增强型NMOS驱
动管（TN）串联组成。
（2）特点：
静态功耗低；抗干扰能力较强；电压利用率高；输入阻抗高；带同类门的负载
能力强。
CMOS反相器有效地克服了TTL集成电路中存在的单元电路结构复杂、功耗大、集成度
低等缺点。
因而在向大规模和超大规模集成电路的发展中，CMOS集成电路已占有统治地位。
CMOS反相器的电压传输特性上Vth=VDD/2，且转折区变化率很大，因此它更接近于理想
的开关特性。
这种形式的电压传输特性，使CMOS反相器获得了更大的抗干扰能力。
CMOS门电路输入管是增强型MOS管，其输入电流近似等于零。
因此，在输入端接电阻不会像TTL门电路那样导致输入端的逻辑电平改变。
由于输入阻抗很高，因此多余输入端不能悬空，应根据逻辑功能需要接电源或地。
CMOS反相器输出电平的振幅近似等于电源电压VDD，电源利用率高。
3-3CMOS传输门的电路结构是怎样的，它有何特殊应用？
答CMOS传输门是由一个P沟道增强型MOS管和一个N沟道增强型MOS管并联互补组成，两管的栅极由一对互补的控制信号C和C控制。
由于MOS器件的源极和漏极是对称的，所以信号可以双向传输。
CMOS传输门和CMOS反相器一样，也是构成各种逻辑电路的一种基本单元电路，传输门的一个重要用途是作模拟开关，用来传输连续变化的模拟电压信号。
3-4分析图所示（a）、（b）电路的逻辑功能，写出电路输出函数S和Y的逻辑表
达式。
解
（1）S=AB+AB=A⊕B
（2）Y=A⋅（EN）（输出和输入之间是EN低有效三态控制非门）
3-5判断以下叙述是否正确（正确者打√，错误者打×）：
对于CMOS或非门电路：
（1）输入端悬空会造成逻辑出错。
（√）
（2）输入端接大电阻（如510kΩ）到地相当于接高电平1。
（×）
（3）输入端接小电阻（如510Ω）到地相当于接低电平0。
（√）
（4）输入端接低电平时有电流从门中流出。
（√）
（5）多余输入端不可以并联使用。
（×）
3-6电路如题3–6图所示，试
（1）写出F1、F2、F3、F4的逻辑表达式；
（2）说明四种电路的相同之处与不同之处。
解（a）F=
。
（b）F=A。
（c）F=
。
（d）F=A。
3-7试写出电路输出端F的最简逻辑表达式。
解F=（AB+CD）E
第四章组合逻辑电路
4-2分析示电路的逻辑功能。
解（a）逻辑功能是实现半加器，S=A+B，产生进位C。
（b）实现了b和c两个变量的异或运算。
4-4用与非门设计一个判别电路，以判别8421码所表示的十进制数之值是否大于等于５。
解F=A+BD+BC=A+BD+BC=A⋅BD⋅BC
4-6某学期考试四门课程，数学：
7学分；英语：
5学分；政治：
4学分；体育：
2学
分；每个学生总计要获得10个以上学分才能通过本学期考试。
要求写出反映学生是否通过
本学期考试的逻辑函数。
并用或非门实现，画出逻辑电路图。
解设数学为A，英语为B，政治为C，体育为D，0代表没有通过课程考试，1代表通
过课程考试。
F表示本学期考试是否通过，1代表通过，0代表没有通过。
4-8用双4选1数据选择器74LS153实现的逻辑电路，试写出输出F的逻辑表达式。
解
4-10有一密码锁有三个按键，分别是A、B、C。
当三个键均不按下时，锁打不开，也
不报警；当只有一个键按下时，锁打不开，且发出报警信号；当有两个键同时按下时，锁打
开，也不报警。
当三个键都按下时，锁打开，但要报警。
请设计此逻辑电路，分别用
（1）
门电路；
（2）3线–8线译码器和与非门；（3）双4选1数据选择器和非门；（4）全加器来实现。
解假设F代表锁是否打开，F=1锁打开，反之不打开；Y代表是否报警，Y=1报警，
Y=0不报警。
0代表按键未按下，1代表按键按下。
F=0表示锁打不开，F=1表示锁开。
根据三个按键和F与Y的关系
4-12利用3线-8线译码器74HC138设计一个多输出的组合逻辑电路。
解
4-15简述采用集成逻辑门设计组合逻辑电路的方法和采用中规模功能器件设计组合逻辑电路的方法。
答组合逻辑电路设计过程是根据给定要实现的逻辑功能要求，找出实现这一逻辑功能
的逻辑电路。
由给定逻辑器件不同，分为两种：
（1）采用集成逻辑门设计组合逻辑电路方法：
由给定的逻辑功能要求，分析得到问题的逻
辑函数表达式以后，化简逻辑函数表达式，再按给定的集成逻辑门器件的类型特点，进行适
当的函数表达式变换，根据化简与变换后的最佳输出逻辑函数表达式，画出逻辑电路图，完
成设计任务。
（2）采用中规模功能器件设计组合逻辑电路方法：
中规模集成电路器件有各自的类型特点，
如加法器、编码器、译码器、数据选择器、数值比较器、奇偶检验/产生器等，要利用这些
中规模组合器件的各种功能及其使能端、扩展端实现要设计的任务。
同样由给定的逻辑功能
要求，分析得到问题的逻辑函数表达式以后，按照给定的中规模集成电路器件特点，适当化
简并转换要实现的逻辑函数表达式，通常所谓“逻辑函数对比法”，画出逻辑电路图，完成
设计任务。
第五章触发器
5-13试画出题5-13图电路输出端Y、Z的电压波形。
输入信号A和CP的电压波形如
图中所示。
设触发器的初始状态均为Q=0。
解
5-14试画出题5-14图所示电路中输出波形。
解
第六章时序逻辑电路
6-2分析时序电路的基本步骤是什么？
解
（1）根据电路写出逻辑电路的时钟方程、各级触发器的驱动方程。
（2）将驱动方程代入各相应触发器的特征方程，得到触发器的状态转移方程。
（3）列出电路的输出方程。
（4）由状态转移方程和输出方程，列出列状态转移表，画状态转移图和波形图。
（5）给出电路的逻辑功能。
如果是计数器，说明能否自启动。
6-4分析题6-4图所示时序电路，写出驱动方程、状态转移方程和输出方程，画出状态
转移图。
解电路是一个由信号A控制的模4加法/减法计数器。
6-7分析题6-7图所示时序电路，画出状态转移图，并说明电路的逻辑功能。
解电路输出000101111序列信号。
6-9分析题6-9图所示时序电路，画出电路状态转换表和状态转移图，说明电路的逻辑
功能。
解输出完成2分频。
6–13采用74LS193可加减计数器分别构成模13加法计数器和模9减法计数器。
解74LS193为四位二进制可加减计数器。
（1）构成模13加法计数器
采用状态0011至1111这13个状态，并用异步置位法实现。
（2）模9减法计数器
采用状态1000至0000这9个状态，并用异步置位法
6-22分析电路，请画出在CP作用下f的输出波形，并说明0f与时钟CP
之间的关系。
解有效序列状态为
0000→0001→0010→0011→0100为模5计数器，其中0101为过渡状态
6-23分析计数电路，说明计数器的功能，列出状态转移表。
解当M=1时实现模6计数
当M=0时实现模8计数
6-24试用中规模集成16进制同步计数器CT54161，接成一个模13的计数器，可附加必
要的门电路。
解用同步清0设置，从状态0000—>1101即可
6-29分析计数器电路，说明这是多少进制的计数器。
解该计数器为8进制计数器。
6-30分析题6-15图的计数器电路，画出电路的状态转移图，说明这是多少进制的计数
器。
解具有自启动的模10计数器。
6-31题6-16图电路是可变进制计数器。
试分析当控制变量A为1和0时电路各为多少
进制计数器。
解当A=0时，为10进制计数器；当A=1时，为12进制计数器
6-32分析题6-17图计数器电路的分频比（即Y与CP的频率之比）。
解该电路分频比为1:
63。
6-36设计移存型序列信号发生器，要求产生的序列信号为“1111001000”。
解产生1111001000序列信号，信号模长为10，采用4个寄存器，序列分组为
1111→1110→1100→1001→0010→1000→0001→0011→0111→1111，输出
采用去掉前4位留M=10位。
6-39题6-39图是两片CT54161中规模集成电路组成的计数器电路，试分析该计数器的
模值是多少，列出其状态转移表。
解为模5计数器。
第七章半导体存储器
7-1半导体存储器的技术指标有哪些？
解
（1）存储容量，指存储器能够容纳的二进制信息的多少。
（2）存取时间，
指存储器完成一次数据存取所用的平均时间。
（3）功耗，指存储器在正常工作时所消耗的电功率。
（4）可靠性，指存储器对周围电磁场温度和湿度等的抗干扰能力。
7-2ROM和RAM在电路结构和工作原理上有何不同？
解RAM是可读、可写的存储器，用于存放一些临时性的数据。
其最大的优
点是读写方便，使用灵活。
但是断电后，随机存取存储器内存储的数据会丢失，
所以也称为易失性存储器。
ROM常用来存放永久性的、不变的信息，其内容只
能随机读出而不能写入。
7-3动态存储器和静态存储器在电路结构和读写操作上有何不同？
解按照存储原理不同，RAM包括静态存储器SRAM和动态存储器DRAM
两种。
SRAM存储电路以双稳态触发器为基础，状态稳定，只要不掉电，信息不会丢失。
其优点是不需要刷新，控制电路简单，但集成度较低，适用于不需要大存储容量的计算机系统。
DRAM存储单元以电容为基础，电路简单、集成度高。
但也存在问题，即电容中的电荷由于漏电会逐渐丢失。
因此，DRAM需要定时刷新，它适用于大存储容量的计算机系统。
7-4一个ROM共有10根地址线和4根位线，则其存储容量是多少？
解存储容量=210×4位。
7-5用容量为16K×8位存储器芯片构成1个64K×8位的存储系统，需要多少根地址线？
多少根数据线？
解16根地址线，8根数据线。
第八章可编程逻辑器件
8-1什么是可编程逻辑器件？
有哪些种类？
试比较各种PLD的特点。
答可编程逻辑器件英文全称为：
ProgrammableLogicDevice，简称PLD。
它是一种功
能不是固定不变的，而是可根据用户的需要而进行改变，即由编程的方法来确定逻辑功能的
一类器件。
随着集成工艺的发展，可编程逻辑器件的集成规模越来越大，集成度从每片几百门发展到几千门，甚至几百万门。
按照其集成度，可编程逻辑器件可分为低密度可编程逻辑器件LDPLD（LowDensityPLD）和高密度可编程逻辑器件HDPLD（HighDensityPLD）两大类。
低密度可编程逻辑器件通常指集成度小于每片1000门的PLD。
PROM、PLA、PAL和GAL
均属于此类。
与中小规模集成电路相比，具有集成度高、速度快、设计方便
灵活、设计周期短等优点。
因此，得到了广泛应用。
但很难满足大规模以及超大规模专用集
成电路（ASIC）在规模和性能上的要求。
8-3FPGA主要由哪几部分组成？
各部分的基本功能是什么？
答FPGA主要由可编程输入/输出模块IOB、可编程逻辑块CLB、可编程互连资源PIR和
用于存放编程数据的静态存储器SRAM组成。
可编程输入/输出模块IOB分布在芯片的四周，
它是内部逻辑电路和芯片外引脚之间的可编程接口电路。
可编程逻辑块CLB分布在芯片的中
间，通过对CLB编程可实现组合逻辑电路和时序逻辑电路。
系统的主要逻辑功能由CLB实现。
可编程互连资源PIR提供了丰富的连线资源，包括纵横网状连线、可编程开关矩阵和可编程
连接点等。
主要用以实现CLB模块之间、CLB模块与IOB模块之间的连接。
静态存储器SRAM
用于存放内部IOB、CLB和PIR的编程数据，并形成对IOB、CLB及PIR的控制，从而完成系
统逻辑功能。
系统断电后，SRAM中存放的数据会全部丢失。
因此，每次在系统通电后，都
要把存放在EPROM中的编程数据通过逻辑电路重新装载到FPGA的静态存储器SRAM中。
数据
的重新装载过程可以是自动完成，也可以由单片机控制完成。
8-4试比较CPLD和FPGA的异同。
答
（1）FPGA器件含有丰富的触发器资源，易于实现时序逻辑，如果要求实现较复杂
的组合电路则需要几个逻辑阵列块（LAB）结合起来实现。
CPLD的与或阵列结构，使其适于
实现大规模的组合功能，但触发器资源相对较少。
（2）FPGA采用SRAM进行功能配置，可重复编程，但系统掉电后，SRAM中的数据丢失。
因此，需在FPGA外加EPROM，将配置数据写入，系统每次上电自动将数据引入SRAM。
CPLD
器件一般采用E2PROM存储技术，可重复编程，并且系统掉电后，E2PROM中的数据不会丢失，
适于数据的保密。
（3）FPGA为细粒度结构，CPLD为粗粒度结构。
FPGA内部有丰富连线资源，逻辑阵列
块（LAB）分块较小，芯片的利用率较高。
CPLD的宏单元的与或阵列较大，且宏单元之间主
要通过高速数据通道连接，其容量有限，限制了器件的灵活布线，因此CPLD利用率较FPGA
器件低。
（4）FPGA为非连续式布线，CPLD为连续式布线。
FPGA器件在每次编程时实现的逻辑
功能一样，但走的路线不同。
因此延时不易控制，要求开发软件允许工程师对关键的路线给
予限制。
CPLD每次布线路径一样，CPLD的连续式互连结构利用具有同样长度的一些金属线
实现逻辑单元之间的互连。
连续式互连结构消除了分段式互连结构在定时上的差异，在逻辑
单元之间提供快速且具有固定延时的通路。
CPLD的延时较小。
（5）CPLD价格较便宜，能直接用于系统。
各系列的CPLD器件的逻辑规模覆盖面居中
小规模（1000门至5万门），有很宽的可选范围，上市速度快，市场风险小，编程方式极为
便捷。
FPGA适合大规模的逻辑设计、ASIC设计或单片系统设计。
8-9用VHDL设计8421BCD码十进制加法计数器。
解信号定义：
data：
预置输入；
CLK：
时钟信号；
R：
异步清0，低电平清0有效；
S：
预置控制端，高电平有效；
Q：
加法计算器输出。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYCOUNT10IS
PORT（data:
INSTD_LOGIC_VECTOR（3DOWNTO0）;
CLK,R,S:
INSTD_LOGIC;
co:
OUTSTD_LOGIC;
Q:
BUFFERSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDCOUNT10;
ARCHITECTUREbehaveOFCOUNT10IS
BEGIN
co<='1'WHEN（Q="1001"）ELSE'0';
PROCESS（CLK,R）
BEGIN
IF（R='0'）THENQ<="0000";
ELSIF（CLK'EVENTANDCLK='1'）THEN
IF（S='1'）THENQ<=DATA;
ELSIF（Q=9）THENQ<="0000";
ELSEQ<=Q+1;
ENDIF;
182
ENDIF;
ENDPROCESS;
ENDbehave;
第九章脉冲波形的产生和整形
9-1题9-1图所示为
升级会员 