版图的物理验证.docx

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版图的物理验证

版图的物理验证

版图的物理验证主要有DRC，ERC（电气规则检查）和LVS三种方法。

DRC表示设计规则检查，是DesignRuleChecking的缩写，LVS是LayoutVersusSchematic的缩写，ERC是ElectricalRuleChecking。

DRC用来检查版图的几何图形符合工艺规则要求，以便芯片能在工艺线上生产出来；LVS把设计得到的版图和逻辑网表进行比较，检查各器件大小和连接关系是否完全一致；ERC主要是检查版图电性能（如衬底是否正确接电源或地，又无栅极悬空等）以保证各器件能正常工作。

物理验证成功则可以出带（Tapeout）,或生成macrocell做作为整个设计的一部份来使用,数据格式一般采用GDSII。

下面以Mentor公司的物理验证Calibre来说明版图的验证过程。

1.ANT流程

2.DRC流程

DRC验证需要输入版图文件（GDSII格式）和规则文件，规则文件一般由厂商提供。

Mentor公司的Calibre软件是DRC方面的主流工具。

其规则文件的语法简单，但规则较繁杂。

规则文件通常包括描述模块（DescriptionBlock）、输入层模块（InputlayerBlock）、操作模块（OperationBlock）三个部分。

每一个模块有一个开始标志（如：

*DESCRIPTION）和结束标志（*END）。

描述模块定义了Dracula运行环境。

包括运行模式、基本单元名、输入/输出设备、文件名、格式、图形比例元素、网格大小、输出记录文件、警告消息显示等。

输入层模块把布局图的层名或层编号和Calibre的层名对应起来，并提供Calibre进行验证所需的其他关于层的信息。

主要是：

要输出的层、层名、掩膜顺序、要输出的层、文本层。

操作层定义要进行的操作和应用程序并且标出错误。

它定义的操作类型有：

逻辑、电气节点、缩放、参数、空间、ERC、DRC、LVS、LPE和PRE。

例如，一个非门的规则内容如下：

n阱（nwell）：

n阱的最小宽度4.8u

阱与阱之间的最小间距1.8u

ndiff到nwell的最小间距0.6u

pdiff到nwell的最小间距1.8u

pmos器件必须在nwell内

有源区（active）

有源区的最小宽度1.2u

有源区之间的最小间距1.2u

多晶硅（poly）

多晶硅的最小宽度0.6u

多晶硅之间的最小宽度0.6u

多晶硅与有源区的最小间距0.6u

多晶硅栅在场区上的最小露头0.6u

源、漏与栅的最小间距0.6u

引线孔（contact）

引线孔的最小宽度0.6u

引线孔之间的最小间距0.9u

多晶硅覆盖引线孔的最小间距0.3u

metal1覆盖引线孔的最小间距0.3u

金属1（metal1）

metal1的最小宽度1.2u

metal1之间的最小间距0.9u

金属2（metal2）

metal2的最小宽度1.2u

metal2之间的最小间距1.2u

metal2的最小凹槽深度　　　　　　　　　　　　1.2u

通孔（via）

via的最小宽度　　　　　　　　　　　　　　　0.6u

via之间的最小间距0.9u

via与contact之间的最小间距　　　　　　　0.6u

metal1overlap（覆盖）via的最小间距0.3u

metal2overlapvia的最小间距0.3u

via与poly的最小间距　　　　　　　　　　　0.3u

Calibre的启动界面如下：

运行setdtcaliber/calibre–gui,

其中DRC即DesignRuleCheck,点击DRCj可进入如下界面：

此处所用的规格文件是SMIC公司提供的规格文件：

SmicDRL2TM4P_cal018_mixlog_p1mt6_sali.drc，我们需要修改其中的名称和路径如下：

//*************************************

//DIRECTIVESECTION

//*************************************

LAYOUTPRIMARY"mult"

LAYOUTPATH"/user/user2/icfb/verify/mult.gds"

LAYOUTSYSTEMGDSII

点击input进入如下界面：

输入要进行检查的版图文件。

Output选项生成DRC的结果和过程的总结。

点击RunDRC即可运行程序，生成DRC的summary和result，从上面我们可以看到出现的一些错误，之后可以通过Laker或Cadence公司等工具进行修改。

直至没有错误方可。

使用Cadence公司icfb进行DRC修改的具体过程如下：

首先启动icfb&,进入Cadence界面

File>LibraryNew-- 进入如下界面：

OK,选择所用的库，我们所用的是SMIC公司提供的smic18mm的库

OK,然后选择File>Streamin,Import---分别输入所需要的标准单元和IO端口的版图文件，我们所使用的库是SMIC公司提供的：

smic18mt6.gds和smic18iolib_l_m6.gds，界面如下：

显示成功信息如下：

使用相同方式输入所需要检查的版图文件

Ok后，选择Toolls>Librarymanager

打开后进入如下界面：

选择Calibre,与Calibre运行方式相同，即可显示错误。

如下即为其中错误，改正即可。

3.LVS流程

从物理版图中提取网表，再将提取的网表与设计的网表进行比较，如果不匹配，Dracula工具会显示错误信息。

这时可以手工修改版图，使版图提取的网表与设计的网表相匹配。

关于LVS流程与DRC使用情况类似，比较特殊的是需要将生成的网表文件进行转化，转化为spice格式。

所需要的库是smic公司的0.18库。

格式为：

v2lvs–v*.vg–lsmic18IO_line.v–sSMIC18IOLIB_L.cdl–lsmic18.v–sstdcells.cdl–o*.sp即可

此处LVS所用的规格文件是smic公司提供的：

SmicDRL2TM4P_cal018_mixlog_p1mt6_sali.drc

需要做的修改如下：

SOURCEPATH"/user/user2/icfb/verify/mult.sp"

SOURCEPRIMARY"mult"

SOURCESYSTEMSPICE

LAYOUTPATH"/user/user2/icfb/verify/mult.gds"

LAYOUTPRIMARY"mult"

LAYOUTSYSTEMGDSII

总结：

上面简单介绍了数字电路设计流程中的一些工具的使用方法。

对于芯片的后端设计来说，熟练使用这些工具，可以大大提高工作效率。

当然，这些只是一些基本的介绍，毕竟后端设计需要很多的经验积累，这就需要读者在实际设计过程中慢慢地体会。