彩灯控制器数电课程设计报告.docx
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彩灯控制器数电课程设计报告
电子技术综合设计报告
设计课题：
彩灯控制器
专业班级：
电信12
（1）班
学生学号：
2011508162
学生姓名：
设计时间：
2015年1月14日
信息科学与技术学院
2015年1月14日
彩灯控制器
一、设计任务与要求
1、输出控制路数可以预置，最多9路
2、用数码管显示当前亮灯的位置。
3、控制花样变化灵活多样，且每种花样可以选择不同的频率，基本花样如下：
4、依次亮（0—9），奇数列（1、3、5、7、9），偶数列（0、2、4、6、8），音乐符号序列（0、1、2、3、、4、5、6、7、0、1）四种状态不断循环。
二、方案设计与论证
（一）方案实际
1、
彩灯序列
设计思路
数码管显示器
两片译码器
2、总电路图的设计
本课题电路图可以实现设计的要求，可以依次输出自然数列，奇数序列，偶数序列，还有音乐序列，而且还可以循环输出，数码管的显示间隔时间也可以通过改变电源频率来进行调整，以达到间隔时间相等的要求。
电路中两个74LS190D的输出端口分别与其中一个与门相接，一端与三态缓冲器相连。
然后再将两个门电路的输出端分别与两个74LS138D的输入端相接，输出端分别与数码管的对应管脚相接。
当接通5V电源后，首先就是输出自然序列，这时74LS190D按正常功能表接电路，它的清零端接的是“1”，这时就是它处在计数的操作，然后输出通过或门相接再接至数码管的输入端，就可以依次显示从0到9，输出要从9变到0的瞬间，当它的进位端的状态是“1”，然后通过一个三态缓冲器接至74LS138D的输入端和数码管的最低位，这时从“1”变至“9”，进位端从一变为零，数码管按偶数输出。
直至第三位产生进位，最高位为1，此时产生音乐符序列。
以此循环输出。
通过译码器使彩灯开始工作即开始计数，如此周而复始的这样循环，就可以实现我们需要的功能了。
3、总的电路图
4、控制四进制循环电路
在这个部分主要是应用了一个四进制的计数器，作用是为了使自然序列，奇数序列，偶数序列，音乐序列能够循环显示。
4、十进制自然序列显示电路的原理
由于74LS160本身就是一个十进制计数的芯片，因此对于这个部分就只需按照其功能表来接电路就可以实现十进制自然序列输出了。
在脉冲信号的触发下，计数器的输出然端的状态依次为0000→0001→0010→0011→0100→0101→0110→0111→1000→1001，如图
5、奇数序列显示电路的原理
将奇数1，5，9用8421BCD码分别表示为：
3，7，“0001”，“0011”，“0101”，“0111”，“1001”，可以发现最后一位都为1，因此可以在上述十进制自然序列的基础上将数码管的最低位接高电平就可以实现奇数序列了。
虽然在每个脉冲触发的作用下，芯片实现的仍然是十进制，但是由于数码管最低位接高电平，在数码管显示的则是奇数列，但是显示的时间间隔是正常自然序列的2倍，为了实现相邻显示时间间隔相等，我们可以利用二分频电路解决上述问题。
其序列显示电路图如图
6、偶数序列显示电路的原理
将偶数0，4，8用8421BCD码分别表示为：
2，6，“0000”，“0010”，“0100”，“0110”，“1000”可以发现最后一位都为0，，因此可以在上述十进制自然序列的基础上将数码管的最低位接低电平就可以实现偶数序列了。
虽然在每个脉冲触发的作用下，芯片实现的仍然是十进制，但是由于数码管最低位接低电平，在数码管显示的则是偶数列，但是显示的时间间隔是正常自然序列的2倍，为了实现相邻显示时间间隔相等，我们可以利用二分频电路解决上述问题。
其序列显示电路图如图
7、音乐序列显示电路的原理
音乐序列的特点是从0显示到7后又再变为0，这里可以将数码管的最高位固定接低电平就可以实现了。
因为74LS160的输出端只有三个与数码管相接，当74LS160的输出为“1000”和“1001”时，这时由于数码管最高位是固定接低电平的，也就是数码管的输入端仍是“0000”“0001”，。
这样数码管的显示就又变成0和1了。
其序列显示电路图如图
（二）单元电路设计
1、74LS190D:
十进制同步加/减计数器，74LS190的预置是异步的。
当置入控制端（LD）为低电平时，不管时钟CP的状态如何，输出端（Q0～Q3）即可预置成与数据输入端（D0～D3）相一致的状态。
计数是同步的，靠CP加在4个触发器上而实现。
当计数控制端（CT）为低电平时，在CP上升沿作用下Q0～Q3同时变化，从而消除了异步计数器中出现的计数尖峰。
当计数方式控制（U/D）为低电平时进行加计数，当计数方式控制（U/D）为高电平时进行减计数。
只有在CP为高电平时CT和U/D才可以跳变74LS190有超前进位功能。
当计数溢出时，进位/错位输出端CO/BO）输出一个低电平脉冲，其宽度为CP脉冲周期的高电平脉冲；行波时钟输出端（RC）输出一个宽度等于CP低电平部分的低电平脉冲。
2、74LS191D为可预置的4位二进制同步加/减计数器74LS191的预置是异步的。
当置入控制端（LOAD）为低电平时，不管时钟CLOCK的状态如何，输出端（QA～QD）即可预置成与数据输入端（A－D）相一致的状态。
74LS191的计数是同步的，靠CLOCK加在4个触发器上而实现。
当计数控制端（ENG）为低电平时，在CLOCK上升沿作用下QA～QD同时变化，从而消除了异步计数器中出现的计数尖峰。
当计数方式控制（DOWN/UP）为低电平时进行加
计数，当计数方式控制（DOWN/UP）为高电平时进行减计数。
只有在CLOCK为高电平时ENG和DOWN/UP才可以跳变。
74LS191有超前进位功能。
当计数溢出时，进位/错位输出端（MAX/MIN）输出一个高电平脉冲，其宽度为CLOCK脉冲周期的高电平脉冲；行波时钟输出端（RC）输出一个宽度等于CLOCK低电平部分的低电平脉冲。
3、74LS139D：
74LS139为2-4线译码器，也可作数据线分配器。
当选通器为高电平，可将地址端的二进制码在一个对应的输出端以低电平译出。
若作为数据输入时，74LS139作为数据分配线。
4、74LS125D：
为三态输出的四总线缓冲器。
5、74LS08D：
与门
6、74LS138D：
38译码器，有三个输入端，A1，A2，A3，输出端低电平Y0～Y7。
7、74LS04D：
非门。
四、电路清单
原件序号
型号
主要参数
数量
备注
VCC
5V
3
单刀双掷开关
1
信号源
50HZ，5V
1
74LS190D
1
74LS191D
1
74LS139D
1
74LS125D
3
74LS08D
2
74LS04D
10
74LS138D
2
接地
5
小灯泡
2.5V
10
显像管
1
五、性能测试与分析（软件设计与调试）
经测试之后，电路可以实现设计要求，即可以实现从自然序列到奇数数列、偶数序列和音乐序列的循环显示，数字显示时间间隔可以通过改变电压源的频率来改变，最后达到每个数字的一次显示时间基本相等。
六、结论与心得
通过一周的课程设计，我从中学到了多，同时也发现自己诸多的不足。
就拿一些简单的芯片来说吧，由于对了解甚少，因此好多的原件都是通过网络了解其功能和参数。
另一方便，刚刚看到课程设计题目的时候，感觉应该挺简单的。
但是当自己开始实战的时候，却一筹莫展，AltiumDesigner6这一类软件也是初次接触，虽然老师认真的将了好几遍，可好多地方也是雾里探花。
因此不得不通过网上资料和同学间的交流才明白一些。
本实验能顺利完成，首先谢谢老师和同学的帮助。
从他们那里学到许多，在实验中不免遇到各种困难。
七、参考文献
【1】阎石.数字电子技术基础.高等教育出版社,2006
【2】康华光.电子技术基础:
模拟部分.北京:
高等教育出版社,2000.
【3】江国强.现代数字逻辑电路.北京:
电子工业出版社,2002
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