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pcb工程师面试问题汇总
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尊敬的读者朋友们：
这里是精品文档编辑中心，本文档内容是由我和我的同事精心编辑整理后发布的，发布之前我们对文中内容进行仔细校对，但是难免会有疏漏的地方，但是任然希望（pcb工程师面试问题汇总）的内容能够给您的工作和学习带来便利。
同时也真诚的希望收到您的建议和反馈，这将是我们进步的源泉，前进的动力。
本文可编辑可修改，如果觉得对您有帮助请收藏以便随时查阅，最后祝您生活愉快业绩进步，以下为pcb工程师面试问题汇总的全部内容。
pcblayout工程师的面试试题？
1.PCBLayout流程、工艺要求及注意事项;
2。
相关产品PCBLayout的安规规范和EMC要求；
3.标准且常用的零件封闭尺寸（如SOP-8）;
4.基本的电路知识；
5.PCB的制作流程（注意与Layout流程区别）等。
6.实际操作能力（重要
PCB工程师笔试题及答案
一.填空
1。
PCB上的互连线按类型可分为_微带线_和带状线
2引起串扰的两个因素是_容性耦合和_感性耦合
［hide］3.EMI的三要素：
发射源 传导途径敏感接收端
4.1OZ铜的厚度是1。
4MIL
5.信号在PCB（Er为4）带状线中的速度为：
6inch/ns
6.PCB的表面处理方式有：
喷锡，沉银，沉金等
pcblayout工程师的工作是需要很好的耐心的，而且更需要细心。
面试是你整个求职过程中最重要的阶段.成败均决定于你面试时的表现。
每个人都能够学会怎么出色地面试，而且绝大多数的错误都可以预期并且避免，下面这些将给你带来成功的契机。
精心准备所有面试有可能需要的东西，比如文凭，身份证复印件，pcb设计简历，相片等等，绝不能在这点上让人感到你是一个不认真的人.
完整地填妥公司的表格–即使你已经有简历。
即使你带了简历来，很多公司都会要求你填一张表.你愿意并且有始有终地填完这张表，会传达出你做事正规、做事善始善终的信息。
面试前先自己预演一下，尝试你会被问及的各种问题和答案,即使你不能猜出所有你可能被问的问题，但思考它们的过程会让你减轻紧张而且在面试时心里有底。
用减轻紧张的技巧来减少你的不安,深呼吸以使自己冷静下来。
公众人物有很多舒缓压力的方法会帮助你进行面试。
在面试临近时练习一下如何放松自己,譬如放慢语速,你越放松越会觉得舒适自然,也会流露出更多的自信。
留心你自己的身体语言，尽量显得精警、有活力、对主考人礼貌.用眼神交流，在不言之中，你会展现出对对方的兴趣。
PADS把你碰到的每一个人看成是面试中的重要人物，一定要对每一个你接触的人都彬彬有礼，不管他们是谁以及他们的职务是什么，每个人对你的看法对面试来说都可能是重要的。
清楚雇主的需要,表现出自己对公司的价值,展现你适应环境的能力。
紧记每次面试的目的都是获聘。
你必须突出地表现出自己的性格和专业能力以获得聘请。
面试尾声时，要确保你知道下一步怎么办，和雇主什么时候会做决断.
要确保你有适当的技能，知道你的优势。
你怎么用自己的学历、经验、受过的培训和薪酬和别人比较。
谈些你知道怎么做得十分出色的事情，那是你找下一份工作的关键。
要让人产生好感,富于热情.人们都喜欢聘请容易相处且为公司自豪的人.要正规稳重,也要表现你的精力和兴趣.用你所学的Allegro知识.
说明你的专长和兴趣。
对雇主最有利的事情之一就是你热爱自己的业务,面试之前要知道你最喜欢的工作是什么，它会给雇主带来什么利益。
将你的长处转换成有关工作业绩和效益以及雇主需要的用语。
如果你对自己和工作有关的长处深信不疑的话，重点强调你能够给对方带来的好处，在任何可能的情况下，举出关于对方需要的例子。
将你所有的优势推销出去,营销自己十分重要，包括你的技术资格，一般能力和性格优点，雇主只在乎两点：
你的资历凭证、你的个人性格。
谈一下你性格中的积极方面并结合例子告诉对方你在具体工作中会怎么做.
展示你勤奋工作追求团体目标的能力，大多数主考人都希望找一位有创造力、性格良好,能够融入到团体之中的人。
你要必须通过强调自己给对方带来的好处来说服对方你两者皆优。
知道怎么回答棘手的问题，大部分的主要问题事前都可以预料到。
但是，总会有些让你尴尬的问题以观察你在压力下的表现。
应付这类问题的最好情况就是有备而战,冷静地整理好思路并尽量从容回答，甚至有时候可以采用不直接回答而是间接回答的策略。
不要害怕承认错误，雇主希望知道你犯过什么错误以及你有哪些不足。
不要害怕承认错误，但要坚持主动地强调你的长处，以及你如何将自己的不足变成优势。
用完整的句子和实质性的内容回答问题.紧记你的主考人都想判断出你能为公司带来什么实质性的东西，不要只用“是的”“不是"来回答问题。
清楚自己的交际用语，对大部分的雇主而言，交际的语言技巧十分有价值，是受过良好教养和有竞争力的标志.清楚你自己是如何交际的，并且配合其他人一起联系你从最好方向努力去展现自己。
1、如何处理实际布线中的一些理论冲突的问题
问：
在实际布线中，很多理论是相互冲突的；例如：
1。
处理多个模/数地的接法：
理论上是应该相互隔离的，但在实际的小型化、高密度布线中,由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。
我的做法是：
将模/数功能模块的地分割成一个完整的孤岛,该功能模块的模/数地都连接在这一个孤岛上。
再通过沟道让孤岛和“大”地连接。
不知这种做法是否正确？
2。
理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细,因此受到了干扰,工作不稳定，这时如何从布线解决这个问题？
诸如此类的问题还有很多,尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？
答:
1。
基本上， 将模/数地分割隔离是对的。
要注意的是信号走线尽量不要跨过有分割的地方（moat）, 还有不要让电源和信号的回流电流路径（returningcurrentpath）变太大。
2。
晶振是模拟的正反馈振荡电路， 要有稳定的振荡信号, 必须满足loopgain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加groundguardtraces可能也无法完全隔离干扰。
而且离的太远， 地平面上的噪声也会影响正反馈振荡电路.所以， 一定要将晶振和芯片的距离进可能靠近。
3。
确实高速布线与EMI的要求有很多冲突。
但基本原则是因EMI所加的电阻电容或ferritebead， 不能造成信号的一些电气特性不符合规范。
所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题， 如高速信号走内层。
最后才用电阻电容或ferritebead的方式, 以降低对信号的伤害。
2。
在高速设计中，如何解决信号的完整性问题？
差分布线方式是如何实现的？
对于只有一个输出端的时钟信号线，如何实现差分布线？
答：
信号完整性基本上是阻抗匹配的问题。
而影响阻抗匹配的因素有信号源的架构和输出阻抗（outputimpedance），走线的特性阻抗,负载端的特性，走线的拓朴（topology）架构等。
解决的方式是靠端接（termination）与调整走线的拓朴。
差分对的布线有两点要注意，一是两条线的长度要尽量一样长，另一是两线的间距（此间距由差分阻抗决定）要一直保持不变，也就是要保持平行。
平行的方式有两种，一为两条线走在同一走线层（side-by—side），一为两条线走在上下相邻两层（over—under）。
一般以前者side-by—side 实现的方式较多。
要用差分布线一定是信号源和接收端也都是差分信号才有意义。
所以对只有一个输出端的时钟信号是无法使用差分布线的。
3。
关于高速差分信号布线
问：
在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合,会带来很多好处。
但是有观点认为这样会增大信号的衰减，影响传输距离。
是不是这样,为什么?
我在一些大公司的评估板上看到高速布线有的尽量靠近且平行,而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。
我的信号1GHz以上，阻抗为50欧姆.在用软件计算时，差分线对也是以50欧姆来计算吗？
还是以100欧姆来算？
接收端差分线对之间可否加一匹配电阻?
答：
会使高频信号能量衰减的原因一是导体本身的电阻特性（conductorloss）， 包括集肤效应（skineffect）， 另一是介电物质的dielectricloss。
这两种因子在电磁理论分析传输线效应（transmissionlineeffect）时， 可看出他们对信号衰减的影响程度。
差分线的耦合是会影响各自的特性阻抗， 变的较小， 根据分压原理（voltagedivider）这会使信号源送到线上的电压小一点.至于， 因耦合而使信号衰减的理论分析我并没有看过， 所以我无法评论。
对差分对的布线方式应该要适当的靠近且平行.所谓适当的靠近是因为这间距会影响到差分阻抗（differentialimpedance）的值, 此值是设计差分对的重要参数。
需要平行也是因为要保持差分阻抗的一致性。
若两线忽远忽近, 差分阻抗就会不一致， 就会影响信号完整性（signalintegrity）及时间延迟（timingdelay）。
差分阻抗的计算是2（Z11–Z12）, 其中，Z11是走线本身的特性阻抗,Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。
所以， 要设计差分阻抗为100欧姆时， 走线本身的特性阻抗一定要稍大于50欧姆。
至于要大多少, 可用仿真软件算出来。
4。
问：
要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接,加粗地线和电源线外，希望专家给一些好的意见和建议!
答：
除了地要分开隔离外, 也要注意模拟电路部分的电源， 如果跟数字电路共享电源, 最好要加滤波线路。
另外， 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方（moat）。
5.关于高速PCB设计中信号层空白区域敷铜接地问题
问：
在高速PCB设计中,信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢?
答:
般在空白区域的敷铜绝大部分情况是接地。
只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗.也要注意不要影响到它层的特性阻抗，例如在dualstripline的结构时。
6.高速信号线的匹配问题
问：
在高速板（如p4的主板）layour，为什么要求高速信号线（如cpu数据，地址信号线）要匹配?
如果不匹配会带来什么隐患?
其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算?
答：
要求走线特性阻抗匹配的主要原因是要避免高速传输线效应（transmissionlineeffect）所引起的反射（reflection）影响到信号完整性（signalintegrity）和延迟时间（flighttime）。
也就是说如果不匹配，则信号会被反射影响其质量。
所有走线的长度范围都是根据时序（timing）的要求所订出来的。
影响信号延迟时间的因素很多,走线长度只是其一。
P4要求某些信号线长度要在某个范围就是根据该信号所用的传输模式（commonclock或sourcesynchronous）下算得的timingmargin，分配一部份给走线长度的允许误差.至于,上述两种模式时序的计算，限于时间与篇幅不方便在此详述，请到下列网址http：
//developer。
intel。
com/design/Pentium4/guides 下载”IntelPentium4Processorinthe423-pinPackage/Intel850ChipsetPlatformDesignGuide”。
其中“MethodologyforDeterminingTopologyandRoutingGuideline”章节内有详述.
7。
问：
在高密度印制板上通过软件自动产生测试点一般情况下能满足大批量生产的测试要求吗？
添加测试点会不会影响高速信号的质量？
答：
一般软件自动产生测试点是否满足测试需求必须看对加测试点的规范是否符合测试机具的要求。
另外,如果走线太密且加测试点的规范比较严，则有可能没办法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。
至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定.基本上外加的测试点（不用线上既有的穿孔（viaorDIPpin）当测试点）可能加在线上或是从线上拉一小段线出来。
前者相当于是加上一个很小的电容在线上，后者则是多了一段分支.这两个情况都会对高速信号多多少少会有点影响,影响的程度就跟信号的频率速度和信号缘变化率（edgerate）有关。
影响大小可透过仿真得知。
原则上测试点越小越好（当然还要满足测试机具的要求）分支越短越好。
8。
如何选择PCB板材?
如何避免高速数据传输对周围模拟小信号的高频干扰，有没有一些设计的基本思路？
谢谢
答：
选择PCB板材必须在满足设计需求和可量产性及成本中间取得平衡点.设计需求包含电气和机构这两部分.通常在设计非常高速的PCB板子（大于GHz的频率）时这材质问题会比较重要。
例如，现在常用的FR-4材质，在几个GHz的频率时的介质损dielectricloss会对信号衰减有很大的影响,可能就不合用.就电气而言,要注意介电常数（dielectricconstant）和介质损在所设计的频率是否合用。
避免高频干扰的基本思路是尽量降低高频信号电磁场的干扰,也就是所谓的串扰（Crosstalk）。
可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。
还要注意数字地对模拟地的噪声干扰.
9。
众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。
mechanical，keepoutlayer,topoverlay，bottomoverlay，toppaste，bottompaste,topsolder,bottomsolder,drillguide,drilldrawing，multilayer 这些层不知道它们的确切含义。
希望您指教。
答:
在EDA软件的专门术语中，有很多不是有相同定义的。
以下就字面上可能的意义来解释。
Mechnical：
一般多指板型机械加工尺寸标注层
Keepoutlayer:
定义不能走线、打穿孔（via）或摆零件的区域。
这几个限制可以独立分开定义。
Topoverlay:
无法从字面得知其意义。
多提供些讯息来进一步讨论。
Bottomoverlay:
无法从字面得知其意义。
可多提供些讯息来进一步讨论。
Toppaste：
顶层需要露出铜皮上锡膏的部分。
Bottompaste:
底层需要露出铜皮上锡膏的部分.
Topsolder：
应指顶层阻焊层,避免在制造过程中或将来维修时可能不小心的短路Bottomsolder：
应指底层阻焊层。
Drillguide:
可能是不同孔径大小，对应的符号，个数的一个表。
Drilldrawing：
指孔位图，各个不同的孔径会有一个对应的符号。
Multilayer：
应该没有单独这一层，能指多层板，针对单面板和双面板而言。
10。
一个系统往往分成若干个PCB,有电源、接口、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产生诸如低频环路噪声，不知这个问题如何解决？
答：
各个PCB板子相互连接之间的信号或电源在动作时，例如A板子有电源或信号送到B板子，一定会有等量的电流从地层流回到A板子（此为Kirchoffcurrentlaw）。
这地层上的电流会找阻抗最小的地方流回去.所以，在各个不管是电源或信号相互连接的接口处，分配给地层的管脚数不能太少,以降低阻抗，这样可以降低地层上的噪声。
另外，也可以分析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法,来控制电流的走法（例如,在某处制造低阻抗，让大部分的电流从这个地方走）,降低对其它较敏感信号的影响。
11。
（1）能否提供一些经验数据、公式和方法来估算布线的阻抗。
（2）当无法满足阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。
（3）差分信号线中间可否加地线
答：
1。
以下提供两个常被参考的特性阻抗公式：
a。
微带线（microstrip）Z={87/[sqrt（Er+1.41）］｝ln［5。
98H/（0。
8W+T）］ 其中，W为线宽，T为走线的铜皮厚度，H为走线到参考平面的距离,Er是PCB板材质的介电常数（dielectricconstant）.此公式必须在0.1<（W/H）<2。
0及1<（Er）〈15的情况才能应用.b。
带状线（stripline）Z=[60/sqrt（Er）]ln{4H/［0.67π（T+0.8W）］} 其中，H为两参考平面的距离，并且走线位于两参考平面的中间。
此公式必须在W/H〈0.35及T/H〈0.25的情况才能应用.最好还是用仿真软件来计算比较准确。
2。
选择端接（termination）的方法有几项因素要考虑:
a。
信号源（sourcedriver）的架构和强度。
b。
功率消耗（powerconsumption）的大小。
c。
对时间延迟的影响,这是最重要考虑的一点。
所以，很难说哪一种端接方式是比较好的.
3.差分信号中间一般是不能加地线.因为差分信号的应用原理最重要的一点便是利用差分信号间相互耦合（coupling）所带来的好处，如fluxcancellation,抗噪声（noiseimmunity）能力等。
若在中间加地线,便会破坏耦合效应.
12。
能介绍一些国外的目前关于高速PCB设计水平、加工能力、加工水平、加工材质以及相关的技术书籍和资料吗?
答：
现在高速数字电路的应用有通信网路和计算机等相关领域。
在通信网路方面,PCB板的工作频率已达GHz上下,迭层数就我所知有到40层之多.计算机相关应用也因为芯片的进步，无论是一般的PC或服务器（Server），板子上的最高工作频率也已经达到400MHz（如Rambus） 以上。
因应这高速高密度走线需求,盲埋孔（blind/buriedvias）、mircrovias及build-up制程工艺的需求也渐渐越来越多。
这些设计需求都有厂商可大量生产。
以下提供几本不错的技术书籍:
1。
HowardW.Johnson，“High—SpeedDigitalDesign–HandbookofBlackMagic”；
2.StephenH.Hall,“High-SpeedDigitalSystemDesign”;
3.BrianYang，“DigitalSignalIntegrity”;
13。
有关柔性电路板的设计与加工
我公司打算采用柔性电路板设计来解决小型成像系统中信号传送和电路板互接的问题.请问刚柔板设计是否需要专用设计软件与规范？
另外国内何处可以承接该类电路板加工?
answer:
可以用一般设计PCB的软件来设计柔性电路板（FlexiblePrintedCircuit）.一样用Gerber格式给FPC厂商生产。
由于制造的工艺和一般PCB不同，各个厂商会依据他们的制造能力会对最小线宽、最小线距、最小孔径（via）有其限制.除此之外，可在柔性电路板的转折处铺些铜皮加以补强.至于生产的厂商可上网”FPC”当关键词查询应该可以找到。
14。
PCB的布线调整
我想请问一个问题:
因觉机器布的不如意,调整起来反而费时。
我一般是用的手工布线，现在搞的PCB板多半要用引脚密度较大的贴片封装芯片,而且带总线的（ABUS，DBUS，CBUS等），因工作频率较高,故引线要尽可能短。
自然的就是很密的信号线匀布在小范围面积的板子上.我现感觉到花的时间较多的是调整这些密度大的信号线, 一是调整线间的距离,使之尽可能的均匀.因为在布线的过程中,一般的都时不时的要改线。
每改一次都要重新均匀每一根已布好的线的间距。
越是布到最后，这种情况越是多.二是调整线的宽度，使之在一定宽度中尽可能的容下新増加的线.一般一条线上有很多弯曲,一个弯就是一段,手工调整只能一段一段地调整,调整起来也费时间。
我想如果在布线的过程中,能按我的思路先粗粗地手工拉线，完了以后， 软件能从这两个方面帮我自动地调整。
或是即便已布完，如要改线，也是粗粗地改一下,然后让软件调整。
甚至，到最后我觉的需要调整元件的封装，也就是说整片布线都需要调整,都让软件来干。
那样就要快多了.我用的是Protel98.我知道这软件能做自动均匀调整元件封装的距离而不能自动调整线距和线宽。
可能是其中的一些功能我还不会用，或是有其他什么办法,在此请教一下。
answer：
线宽和线距是影响走线密度其中两个重要的因素.一般在设计工作频率较高的板子时，布线之前需要先决定走线的特性阻抗。
在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。
而线距则和串扰（Crosstalk） 大小有绝对的关系。
最小可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。
这最小线距可由仿真软件做预仿真（pre—simulation）得到.也就是说,在布线之前，需要的线宽与最小线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。
这也是为什幺大部分的EDA布线软件在做自动布线或调整时不会去动线宽和最小线距。
如果这线宽和最小线距已经设定好在布线软件，则布线调整的方便与否就看软件绕线引擎的能力强弱而定。
如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎，
15。
关于高速数字PCB
请问适当选择PCB与外壳接地的点的原则是什么？
另外，一般PCBLAYOUT工程师总是根据DESIGNGUIDE/LAYOUTGUIDELINE做,我想了解一般制定GUIDE的是硬件/系统工程师,还是资深PCB工程师?
谁应该对板级系统的性能负主要责任.谢谢！
answer：
与外壳接地点选择的原则是利用chassisground提供低阻抗的路径给回流电流（returningcurrent）及控制此回流电流的路径。
例如，通常在高频器件或时钟产生器附近可以借固定用的螺丝将PCB的地层与chassisground做连接，以尽量缩小整个电流回路面积，也就减少电磁辐射。
谁应该负责制定guideline可能每个公司有不同的情况而有不同安排.Guideline的制定必须对整个系统、芯片、电路动作原理有充分的了解，才能制定出符合电气规范且可实现的guideline.所以，以我个人的观点，硬件系统工程师似乎较适合这个角色.当然，资深PCB工程师可以提供在实际实现时的经验，使得这guideline可以实现的更好。
16.电路板DEBUG应从那几个方面着手。
问：
请问板子设计好，生产出来，DEBUG应从那几个方面着手.
答:
就数字电路而言,首先先依序确定三件事情:
1.确认所有电源值的大小均达到设计所需。
有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规范。
2。
确认所有时钟信号频率都工作正常且信号边缘上没有非单调（non-monotonic）的问题。
3.确认reset信号是否达到规范要求.
这些都正常的话，芯片应该要发出第一个周期（cycle）的信号。
接下来依照系统运作原理与busprotocol来debug。
17。
现在
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