第三章组合逻辑电路 1.docx

资源描述

第三章组合逻辑电路 1.docx

《第三章组合逻辑电路 1.docx》由会员分享，可在线阅读，更多相关《第三章组合逻辑电路 1.docx（17页珍藏版）》请在冰豆网上搜索。

第三章组合逻辑电路 1.docx

第三章组合逻辑电路1

第三章组合逻辑电路

一、概述

1、概念

逻辑电路分为两大类：

组合逻辑电路和时序逻辑电路

数字逻辑电路中，当其任意时刻稳定输出仅取决于该时刻的输入变量的取值，而与过去的输出状态无关，则称该电路为组合逻辑电路，简称组合电路

2、组合逻辑电路的方框图和特点

（1）方框图和输出函数表达式P63

输出变量只与当前输入变量有关，无输出端到输入端的信号反馈网络，即组合电路无记忆性，上一次输出不对下一次输出造成影响

3、组合逻辑电路逻辑功能表示方法

有输出函数表达式、逻辑电路图、真值表、卡诺图

4、组合逻辑电路的分类

（1）按功能分类

常用的有加法器、比较器、编码器、译码器等

（2）按门电路类型分类

有TTL、CMOS

（3）按集成度分类

小、中、大、超大规模集成电路

二、组合逻辑电路的分析方法

由电路图---电路功能

1、分析步骤

（1）分析输入输出变量、写出逻辑表达式

（2）化简逻辑表达式

（3）列出真值表

（4）根据真值表说明逻辑电路的功能

例：

分析下图逻辑功能

第一步：

Y=A⊕B⊕C⊕D

第二步：

第三步：

第四步：

即0和1出现的个数不为偶则输出1，奇偶个数的检验器

三、组合逻辑电路的设计方法

1、概念

根据要求，最终画出组合逻辑电路图，称为设计

2、步骤

（1）确定输入输出变量个数

（2）输入输出变量的状态与逻辑0或1对应

（3）列真值表

（4）根据真值表写出输出变量的逻辑表达式

（5）对逻辑表达式化简，写出最简逻辑表达式

（6）根据逻辑表达式，画出逻辑电路图

例：

三部雷达A、B、C,雷达A、B的功率相等，雷达C是它们的两倍，发电机X最大输出功率等于A的功率，发电机Y输出功率等于A与C的功率之和，设计一个组合逻辑电路，根据雷达启停信号以最省电的方式开关发电机

第一步：

输入变量3个，输出变量2个

第二步：

雷达启动为1、发电机发电状态为1

第三步：

第四步：

卡诺图化简

第五步：

写逻辑表达式

第六步：

画逻辑电路图

四、常用中规模标准组合模块电路

一些常用的组合逻辑电路，如编码器、译码器、加法器等制成中规模电路，称为中规模标准组合模块电路

1、半加器

进行两个1位二进制数相加的加法电路称为半加器，如图3-11所示

真值表如下：

根据真值表，写出逻辑表达式如下：

XX文库-让每个人平等地提升自我S=AB+AB=A⊕B

C=AB

2、全加器

即带低位上产生的进位的加法器

真值表如下：

Ci-1

根据真值表，卡诺图化简后写出逻辑表达式如下：

Si=Ai⊕Bi⊕Ci-1

Ci=AiBi+Ci-1（Ai⊕Bi）（为便于实现）

根据逻辑表达式，画出电路图如图3-13所示

3、加法器

可以实现多位二进制数加法的电路

（1）串行进位加法器

低位全加器的进位输出端连到高位全加器的进位输入端，如图3-3所示

（2）超前进位加法器

Ci=AiBi+Ci-1（Ai⊕Bi）=AiBi+Ci-1（AiBi+AiBi）=AiBiCi-1+AiBiCi-1

+AiBiCi-1+AiBiCi-1=AiBi+BiCi-1+AiCi-1=AiBi+Ci-1（Ai+Bi）

令Pi=Ai+Bi，称Pi为第i位的进位传输项，令Gi=AiBi,称Gi为第i位的进位产生项，则第0位的进位为C0=G0+P0C-1,第1位的进位为C1=G1+P1C0,C0带入C1，消去C0，得C1=G1+P1（G0+P0C-1），同理，得C2=G2+P2（G1+P1（G0+P0C-1）），，C3=G3+P3（G2+P2（G1+P1（G0+P0C-1））），即知道相加的二进制数的各位和最低位进位就可以超前确定进位，提高了速度，如图3-4所示

4、乘法器

完成两个二进制乘法运算的电路

（1）乘法器P85

（2）并行乘法器P85

5、数值比较器

比较二进制数大小，输入信号是要比较的数，输出为比较结果

（1）1位数值比较器

M=AB

G=AB+AB=AB+AB（便于逻辑实现）

L=AB

逻辑电路图如图3-5所示

（2）4位数值比较器

多位二进制数比较大小，先看最高位情况，如相等再看次高位情况，以此类推

4位比较器为例，8个输入端（A3A2A1A0，B3B2B1B0），三个输出端（L，G，M）

A>B，则A3>B3，或A3=B3且A2>B2，或A3=B3，A2=B2，A1>B1，或A3=B3，A2=B2，A1=B1，A0>B0

设定AB的第i位比较结果为Li=AiBi，Gi=AiBi+AiBi，Mi=AiBi，则L=L3+G3L2+G3G2L1+G3G2G1L0

同理,A=B时，G=G3G2G1G0，A

逻辑电路图如P87图3-18所示

（3）集成数值比较器

4位数值比较器封装在芯片中，构成4位集成数值比较器，

74ls85真值表如图3-6所示

考虑到级联，增加了级联输入端（更低位的比较结果），级联时，如构成8位数值比较器，低四位比较结果为高四位数值比较器的级联输入端，而低四位的级联输入端应结为相等的情况（010），74ls85级联如图3-7所示

cc14585真值表如图3-8所示，cc14585级联如图3-9所示

6、编码器

将输入信号用二进制编码形式输出的器件，若有N个输入信号，假设最少输出编码位数为m位，则2m-1

（1）二进制编码器

以2位输出编码为例

输入

输出

故Y1=I2+I3，Y0=I1+I3

逻辑电路图如P89图3-22所示

但当不止一个输入端有编码要求时该电路不能解决问题

（2）二进制优先编码器

3位二进制优先编码器为例

8个输入端为I0~I7，输出端为Y2~Y1,假设I7的编码优先级最高，则对应真值表为：

输入

输出

“×”为任意值

根据真值表，列出逻辑表达式如P90所示，逻辑图过于麻烦，略

以上为低电平有效的情况，高电平有效真值表如图3-10所示，得A2=I4+I5+I6+I7,A1=I2+I3+I6+I7，A0=I1+I3+I5+I7,逻辑图便于实现

（3）8线-3线编码器

74ls148编码器图形符号如图3-11所示，真值表如图3-12所示

74ls148编码器级联，注意控制信号线的连接，级联图如图3-13所示

选通信号有效，当高位芯片输入不全为1时，选通输出端为1，低位芯片不工作且二进制反码输出端为1，与门受高位芯片二进制反码输出端影响，扩展输出端为0，作为A3，根据输入情况不同，得编码0000~0111；选通信号有效，当高位芯片输入全为1时，高位芯片不工作，选通输出信号为0，低位芯片工作，高位芯片扩展输出端为1，作为A3，高位芯片二进制反码输出端全1，与门受低位芯片二进制反码输出端影响，根据输入情况不同，得编码1000~1111，即实现16线-4线编码器功能

（4）9线-4线编码器

74ls147编码器图形符号、真值表如图3-14所示

注意，其输出对应十进制数的8421BCD码的反码

（5）码组变换器

将输入的一种编码转换为另一种编码的电路

参见P92例3-5

原理：

加0011和加1011的原因

7、译码器

译码是编码的逆过程，将二进制代码转换成相应十进制数输出的电路

（1）3线-8线译码器

真值表如图3-15所示

逻辑表达式如下：

Y0=CBA、Y1=CBA……Y6=CBA、Y7=CBA

（2）集成3线-8线译码器

74LS138译码器符号如图3-16所示，真值表如图3-17所示

注意三个选通信号，在级联时的作用，级联如图3-18所示

74LS138译码器典型应用如图3-19所示

（3）集成4线-10线译码器

74LS42符号如图3-20所示，真值表如图3-21所示

逻辑表达式如图3-22所示

（4）显示译码器

是用来驱动显示器件的译码器

（A）LED数码管

电能---光能（发光二极管构成）

具有共阴极和共阳极两种接法，如图3-23所示，注意非公共端连接高电平或低电平时要串接限流电阻

（B）显示译码器

74LS47（驱动LED为共阳极接法的电路，驱动共阴极要用74LS48）引脚图如图3-24所示，真值表如图3-25所示

要具有一定的带灌电流负载能力才能驱动LED相应段发光，显示效果如P99图3-35所示

附加控制端用于扩展电路功能：

灯测试输入LT：

全亮

灭零输入RBI：

将不需要的“0”不显示以使得要显示的数据更醒目

灭灯输入\灭零输入BI\RBO:

作为输入使用，一旦为0则灯灭。

作为输出使用，当A3=A2=A1=A0=0且RBI为0时RBO才会输出低电平，表示灭零显示

译码器与数码管连接如图3-26所示

8、数据选择器

即有2m个输入信号，根据m个地址信号选择一个输入信号输出

如图P100图3-38所示，4个输入信号，2个地址信号，1个输出信号，真值表如下所示

逻辑表达式为：

Y=D0A1A0+D1A1A0+D2A1A0+D3A1A0

（1）8选1数据选择器

74LS151引脚图如图3-27所示，真值表如图3-28所示

选通信号无效，输出禁止；选通信号有效，表达式为：

Y=D0A2A1A0+……+D7A2A1A0

74LS151的扩展如图3-29所示

9、数据分配器

即m个地址输入，将一个信号传输到2m个输出端中的1个

（1）1路4路数据分配器

有1个输入信号D，2个地址输入端，4个输出端，示意图如P102图3-42所示，真值表如下表：

逻辑表达式如下：

Y0=DA1A0Y1=DA1A0Y2=DA1A0Y3=DA1A0

（2）集成数据分配器

上示数据分配器若将D作为片选信号，A1A0作为二进制编码输入，即为译码器

将74LS138译码器S1接数据信号D，S2、S3接地，则译码器变为1路8路数据分配器

EN=S1*S2*S3=D

Yi=EN*mi=D*mi

如果A2A1A0=111，即m7=1，则Y7=D*m7=D

五、用中规模集成电路实现组合逻辑函数

1、用集成数据选择器实现

步骤如下：

（1）根据数据选择器的地址输入端的个数，确定逻辑函数变量与地址输入端的对应关系

（2）写出对应地址输入变量的逻辑函数标准与或式

（3）将逻辑函数标准与或式各最小项前的系数与数据选择器的数据输入端一一对应，写出数据选择器的数据输入端的逻辑表达式

（4）将第一步确定的变量作为数据选择器的地址输入，用少许门电路实现输入端的逻辑表达式，最终画出逻辑电路图

例：

用双4选1数据选择器74LS153实现函数F=AB+BC

74LS153引脚图如图3-30所示，真值表如图3-31所示

选定BC为数据选择器地址输入端对应（便于变成标准与或式）

标准与或式F=A（BC+BC）+BC=Am0+Am1+1*m3

可以确定D10=A，D11=A，D12=0，D13=1，这里可能较为复杂，则用门电路实现,见P105图3-46

例：

用数据选择器74LS151实现函数F（A，B，C，D）=∑m（0,3,5,8,10,12,15）

选取BCD与地址输入端对应，卡诺图如下：

ABCD

000

001

011

010

110

111

101

100

故F（B，C，D）=

1*BCD+A*BCD+A*BCD+A*BCD+A*BCD+A*BCD

=m0+A*m2+A*m3+A*m4+A*m5+A*m7

故D0=1,D1=0,D2=A,D3=A,D4=A,D5=A,D6=0,D7=A

连线见P105图3-48

2、用译码器实现

74LS138译码器构成逻辑函数步骤如下：

（1）根据函数自变量个数确定译码器输入编码位数

（2）将函数自变量和译码器输入编码一一对应

（3）写出函数标准与或式

（4）函数标准与或式转换成与非与非式

（5）加少量门电路构成逻辑函数

例：

74LS138译码器及少量与非门构成1位全加器

Ci=AiBi+BiCi-1+AiCi-1

Si=AiBiCi-1+AiBiCi-1+AiBiCi-1+AiBiCi-1

故：

Si=m1+m2+m4+m7=m1m2m4m7

Ci=m3+m5+m6+m7=m3m5m6m7

因Y0=A2A1A0=m0~Y7=A2A1A0=m7

取AiBiCi-1分别与A2A1A0对应，得Si、Ci为相应最小项与非运算即可，如P106图3-49所示

3、用加法器实现

适用于有加减乘除、加减关系的码组变换

例：

用4位加法器74LS283实现1位8421BCD码加法电路

4位加法器逢16进1，8421BCD码逢10进1，故要跳开ABCDEF，4位加法器结果出现字母和有进位时，加6进行十进制调整

加6判别F=CO+A+B+C+D+E+F

=CO+1010+1011+1100+1101+1110+1111，卡诺图化简后得

F=CO+S3S2+S3S1

电路由加法电路、调整判别电路、调整电路构成，如P107图3-51所示

例：

用4位加法器74LS283构成4位减法器

因A-B=A+（-B）=A+B的补码=A+B+1

A>B，如A=0100，B=0011，则A-B=0100+1101=10001，CO=1，正数原反补码相同，去除进位结果为0001

六、组合电路中的竞争冒险

1、组合电路中的竞争冒险

组合电路中，当输入信号状态改变时，输出端可能出现不正常的干扰信号，使电路产生错误的输出，称为竞争冒险，产生的原因是因为门电路的延时造成的，如图3-32所示

竞争即每条线路延时不同，故到达输出门的时间有先后

若信号电平存在尖峰脉冲则线路存在冒险现象

2、判别方法

（1）代数法：

逻辑表达式中，若某个变量同时以原变量和反变量两种形式出现，就具备了竞争条件。

去掉其它变量，留下有竞争能力的变量，如果表达式为：

F=A+A,就可能会产生“0”冒险；F=A*A，就可能会产生“1”冒险。

（2）卡诺图法：

只要在卡诺图中存在两个相切但不相交的圈（“0”冒险是1构成的圈，“1”冒险是0构成的圈），就会产生冒险。

例见图3-33

3、消除方法

（1）加封锁脉冲

即在可能产生冒险的时间内引入一个脉冲将门封锁掉

（2）加选通脉冲

给可能产生冒险现象的门加一选通信号，只有信号稳定后才选通该门

（3）接入滤波电容

由于尖峰脉冲窄，在输出端与地之间加一几十皮法的电容吸收该尖峰脉冲

（4）修改设计电路

例：

见图3-34，图3-35

一方面消除竞争冒险增加了门电路（冗余项），另一方面希望电路门电路尽量少，所以一般步骤为先化简，若有竞争冒险加冗余项消除之

展开阅读全文