复习题.docx
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复习题
一、单项选择题：
（20分）
1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__C_____。
A.CPLD即是现场可编程逻辑器件的英文简称；
B.CPLD是基于查找表结构的可编程逻辑器件；
C.早期的CPLD是从GAL的结构扩展而来；
D.在Altera公司生产的器件中，FLEX10K系列属CPLD结构；
2．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，__C____是错误的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的；
C.综合是纯软件的转换过程，与器件硬件结构无关；
D.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。
3．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为___B_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
B.提供设计的最终产品----掩膜；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
4．基于EDA软件的FPGA/CPLD设计流程为：
原理图/HDL文本输入→____B____→综合→适配→__________→编程下载→硬件测试。
①功能仿真②时序仿真③逻辑综合④配置⑤引脚锁定
5．A．③①B.①②C.④⑤D.④②下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的__B____。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法无法对电路进行功能描述；
C.原理图输入设计方法一般是一种自底向上的设计方法；
D.原理图输入设计方法也可进行层次化设计。
6．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，正确的是__A_____。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，应列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号参数表三部分组成；
D.当前进程中声明的信号也可用于其他进程。
7．嵌套使用IF语句，其综合结果可实现__A______。
A.带优先级且条件相与的逻辑电路；
B.条件相或的逻辑电路；
C.三态控制电路；
D.双向控制电路。
8．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：
___A________。
A.资源共享B.流水线设计
C.寄存器配平D.关键路径法
9．在一个VHDL设计中idata是一个信号，数据类型为integer，下面哪个赋值语句是不正确的___D_____。
A.idata<=16#20#;
B.idata<=32;
C.idata<=16#A#E1;
D.idata<=B#1010#;
10.下列EDA软件中，哪一不具有时序仿真功能：
__D______。
A.Max+PlusII
B.QuartusII
C.ModelSim
D.Synplify
一、单项选择题：
（20分）
11.可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是__CD_。
A.CPLD是基于查找表结构的可编程逻辑器件；
B.CPLD即是现场可编程逻辑器件的英文简称；
C.早期的CPLD是从GAL的结构扩展而来；
D.在Xilinx公司生产的器件中，XC9500系列属CPLD结构；
10．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，____A____是正确的。
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.综合是纯软件的转换过程，与器件硬件结构无关；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为强制综合。
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的；
11．IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，对于硬IP的正确描述为__D_______。
A.提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路；
B.提供设计的最总产品----模型库；
C.以网表文件的形式提交用户，完成了综合的功能块；
D.都不是。
12．基于EDA软件的FPGA/CPLD设计流程为：
→功能仿真→___D___→适配→时序仿真→编程下载→硬件测试。
①原理图/HDL文本输入②时序仿真③逻辑综合④配置⑤引脚锁定
A．③①B.⑤②C.④⑤D.①③
13．下面对利用原理图输入设计方法进行数字电路系统设计，那一种说法是不正确的_D___。
A.原理图输入设计方法直观便捷，但不适合完成较大规模的电路系统设计；
B.原理图输入设计方法一般是一种自底向上的设计方法；
C.原理图输入设计方法无法对电路进行功能描述；
D.原理图输入设计方法也可进行层次化设计。
14．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是__D____。
A.PROCESS为一无限循环语句；敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动。
B.敏感信号参数表中，不一定要列出进程中使用的所有输入信号；
C.进程由说明部分、结构体部分、和敏感信号三部分组成；
D.当前进程中声明的变量不可用于其他进程。
15．嵌套使用IF语句，其综合结果可实现___A___。
A.带优先级且条件相与的逻辑电路；
B.条件相或的逻辑电路；
C.三态控制电路；
D.双向控制电路。
16．电子系统设计优化，主要考虑提高资源利用率减少功耗----即面积优化，以及提高运行速度----即速度优化；指出下列那种方法不属于速度优化：
____B______。
A.流水线设计B.串行化
D.关键路径法D.寄存器配平
17．在一个VHDL设计中idata是一个信号，数据类型为integer，数据范围0to127，下面哪个赋值语句是正确的__C_____。
A.idata:
=32;
B.idata<=16#A0#;
C.idata<=16#7#E1;
D.idata:
=B#1010#;
10.下列EDA软件中，哪一不具有逻辑综合功能：
_B____。
C.Max+PlusII
D.ModelSim
E.QuartusII
D.Synplify
一、单项选择题：
（20分）
18．IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__________。
D
A.瘦IPB.固IPC.胖IPD.都不是
19．综合是EDA设计流程的关键步骤，在下面对综合的描述中，_________是错误的。
D
A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；
B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
D.综合可理解为一种映射过程，并且这种映射关系是唯一的，即综合结果是唯一的。
20．大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是__C__。
A.FPGA全称为复杂可编程逻辑器件；
B.FPGA是基于乘积项结构的可编程逻辑器件；
C.基于SRAM的FPGA器件，在每次上电后必须进行一次配置；
D.在Altera公司生产的器件中，MAX7000系列属FPGA结构。
21．进程中的信号赋值语句，其信号更新是___C____。
A.按顺序完成；
B.比变量更快完成；
C.在进程的最后完成；
D.都不对。
22．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。
B
A.器件外部特性；
B.器件的内部功能；
C.器件的综合约束；
D.器件外部特性与内部功能。
23．不完整的IF语句，其综合结果可实现________。
A
A.时序逻辑电路B.组合逻辑电路
C.双向电路D.三态控制电路
24．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）；指出下列哪些方法是面积优化_________。
B
①流水线设计②资源共享③逻辑优化④串行化⑤寄存器配平⑥关键路径法
A.①③⑤B.②③④
C.②⑤⑥D.①④⑥
25．下列标识符中，__________是不合法的标识符。
B
A.State0B.9moonC.Not_Ack_0D.signall
26．关于VHDL中的数字，请找出以下数字中最大的一个：
__________。
A
A.2#1111_1110#
B.8#276#
C.10#170#
D.16#E#E1
10．下列EDA软件中，哪一个不具有逻辑综合功能：
________。
B
A.Max+PlusII
B.ModelSim
C.QuartusII
D.Synplify
一、单项选择题：
（20分）
27．下列那个流程是正确的基于EDA软件的FPGA/CPLD设计流程：
B
A.原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试
B.原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试
C.原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；
D.原理图/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试
28．综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在下面对综合的描述中，_________是错误的。
C
A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件；
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束；
C.综合是纯软件的转换过程，与器件硬件结构无关；
D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的。
29．CPLD的可编程是主要基于什么结构：
。
D
A.查找表（LUT）；
B.ROM可编程；
C.PAL可编程；
D.与或阵列可编程；
4.IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：
。
C
A.硬IP；
B.固IP；
C.软IP；
D.都不是；
30．流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。
C
A.面积优化方法，不会有速度优化效果
B.速度优化方法，不会有面积优化效果
C.面积优化方法，可能会有速度优化效果
D.速度优化方法，可能会有面积优化效果
31．在VHDL语言中，下列对时钟边沿检测描述中，错误的是_______。
D
A.ifclk’eventandclk=‘1’then
B.iffalling_edge（clk）then
C.ifclk’eventandclk=‘0’then
D.ifclk’stableandnotclk=‘1’then
32．状态机编码方式中，其中_________占用触发器较多，但其实现比较适合FPGA的应用C
A.状态位直接输出型编码
B.顺序编码
C.一位热码编码
D.以上都不是
8．子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速
度（即速度优化）；指出下列那种方法是速度优化_________。
A
A.流水线设计B.资源共享
C.逻辑优化D.串行化
33．不完整的IF语句，其综合结果可实现________。
A
A.时序电路
B.双向控制电路
C.条件相或的逻辑电路
D.三态控制电路
10．在一个VHDL设计中Idata是一个信号，数据类型为std_logic_vector，试指出下面那个赋值语句是错误的。
D
A.idata<=“00001111”
B.idata<=b”0000_1111”;
C.idata<=X”AB”
D.idata<=16”01”;
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（10分）
1.CPLD:
复杂可编程逻辑器件
2.HDL：
硬件描述语言
3.JTAG:
联合测试行动小组（边界扫描）
4.ASIC：
专用集成电路
5.SOC：
片上系统
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（14分）
1.SOPC:
可编程片上系统；
2.LUT：
查找表；
3.JTAG：
联合行动测试组；
4.GAL：
通用阵列逻辑；
5.EAB：
嵌入式阵列快；
6.IP：
知识产权（包）；
7.HDL：
硬件描述语言；
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（14分）
1.LPM参数可定制宏模块库
2.RTL寄存器传输级
3.UART串口（通用异步收发器）
4.ISP在系统编程
5.IEEE电子电气工程师协会
6.ASIC专用集成电路
7.LAB逻辑阵列块
二、EDA名词解释，写出下列缩写的中文（或者英文）含义：
（10分）
1.SOC单芯片系统
2.FPGA现场可编程门阵列
3.LUT查找表
4.EDA电子设计自动化
5.Synthesis综合
三、VHDL程序填空：
（10分）
下面程序是带异步复位、同步置数和移位使能的8位右移移位寄存器的VHDL描述，试补充完整。
libraryieee;
useIEEE.STD_LOGIC_1164.all;
entitysreg8bis
port（clk,rst:
instd_logic;
load,en:
instd_logic;
din:
in_STD_LOGIC_VECTOR（7downto0）;
qb:
outstd_logic）;
endsreg8b;
architecturebehavofSREG8Bis
signalreg8:
std_logic_vector（7downto0）;
begin
process（clk,RST,load,en）
begin
ifrst='1'then――异步清零
reg8<=others=>’0’;
elsifclk’eventandclk=’1’then――边沿检测
ifload='1'then――同步置数
reg8<=din;
elsifen='1'then――移位使能
reg8（6downto0）<=reg8（7doento1）;
endif;
endif;
endprocess;
qb<=_reg8__;――输出最低位
endbehav;
三、VHDL程序填空：
（10分）
下面程序是n输入与门的VHDL描述，试补充完整。
__________ieee;
use_____________________.all;
entityandnis
________（n:
integer）;--类属参数声明
port（a:
instd_logic_vector（______downto0）;
c:
outstd_logic）;
end;
________________behavof________is--结构体声明
begin
process（____）
_____________int:
std_logic;--变量声明
begin
int:
=_____;--变量赋初值
forIina'length–1downto0loop--循环判断
ifa（i）='0'then
int:
='0';
endif;
endloop;
c<=________;--输出判断结果
endprocess;
endbehav;
三、VHDL程序填空：
（10分）
LIBRARYIEEE;--8位分频器程序设计
USEIEEE.STD_LOGIC_1164.ALL;
USEIEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITYPULSEIS
PORT（CLK:
INSTD_LOGIC;
D:
INSTD_LOGIC_VECTOR（7DOWNTO0）;
FOUT:
OUTSTD_LOGIC）;
END;
ARCHITECTUREoneOFPULSEIS
SIGNALFULL:
STD_LOGIC;
BEGIN
P_REG:
PROCESS（CLK）
VARIABLECNT8:
STD_LOGIC_VECTOR（7DOWNTO0）;
BEGIN
IFCLK’EVENTANDCLK=‘1’THEN
IFCNT8="11111111"THEN
CNT8:
=D;--当CNT8计数计满时，输入数据D被同步预置给计数器CNT8
FULL<='1';--同时使溢出标志信号FULL输出为高电平
ELSECNT8:
=CNT8+1;--否则继续作加1计数
FULL<='0';--且输出溢出标志信号FULL为低电平
ENDIF;
ENDIF;
ENDPROCESSP_REG;
P_DIV:
PROCESS（FULL）
VARIABLECNT2:
STD_LOGIC;
BEGIN
IFFULL'EVENTANDFULL='1'THEN
CNT2<=NOTCNT2;--如果溢出标志信号FULL为高电平，D触发器输出取反
IFCNT2='1'THENFOUT<='1';
ELSEFOUT<='0';
ENDIF;
ENDIF;
ENDPROCESSP_DIV;
END;
三、VHDL程序填空：
（10分）
下面程序是一个10线－4线优先编码器的VHDL描述，试补充完整。
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYcoderIS
PORT（din:
INSTD_LOGIC_VECTOR（9DOWNTO0）;
output:
OUTSTD_LOGIC_VECTOR（3DOWNTO0））;
ENDcoder;
ARCHITECTUREbehavOFCODERIS
SIGNALSIN:
STD_LOGIC_VECTOR（3DOWNTO0）;
BEGIN
PROCESS（DIN）
BEGIN
IF（din（9）='0'）THENSIN<="1001";
ELSIF（din（8）=’0’）THENSIN<="1000";
ELSIF（din（7）='0'）THENSIN<="0111";
ELSIF（din（6）='0'）THENSIN<="0110";
ELSIF（din（5）='0'）THENSIN<="0101";
ELSIF（din（4）='0'）THENSIN<="0100";
ELSIF（din（3）='0'）THENSIN<="0011";
ELSIF（din
（2）='0'）THENSIN<="0010";
ELSIF（din
（1）='0'）THENSIN<="0001";
ELSESIN<=“0000”;
ENDIF；
ENDPROCESS；
Output<=sin；
ENDbehav;
四、VHDL程序改错：
（10分）
仔细阅读下列程序，回答问题
LIBRARYIEEE;--1
USEIEEE.STD_LOGIC_1164.ALL;--2
ENTITYLED7SEGIS--3
PORT（A:
INSTD_LOGIC_VECTOR（3DOWNTO0）;--4
CLK:
INSTD_LOGIC;--5
LED7S:
OUTSTD_LOGIC_VECTOR（6DOWNTO0））;--6
ENDLED7SEG;--7
ARCHITECTUREoneOFLED7SEGIS--8
SIGNALTMP:
STD_LOGIC;--9
BEGIN--10
SYNC:
PROCESS（CLK,A）--11
BEGIN--12
IFCLK'EVENTANDCLK='1'THEN--13
TMP<=A;--14
ENDIF;--15
ENDPROCESS;--16
OUTLED:
PROCESS（TMP）--17
BEGIN--18
CASETMPIS--19
WHEN"0000"=>LED7S<="0111111";--20
WHEN"0001"=>LED7S<="0000
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