计算机组成原理第3章习题参考答案Word文件下载.docx

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（2）每个内存条内共有

个芯片

（3）主存共需几多

个RAM芯片，共有4个内存条，故CPU选择内存条用最高两位地址A24和A25通过2：

4译码器实现；

其余的24根地址线用于内存条内部单位的选择。

3、用16K×

8位的DRAM芯片构成64K×

32位存储器，要求：

（1）画出该存储器的组成逻辑框图。

（2）设存储器读/写周期为0.5μS，CPU在1μS内至少要拜访一次。

试问采取哪种刷新方法比较合理?

两次刷新的最年夜时间间隔是几多?

对全部存储单位刷新一遍所需的实际刷新时间是几多?

（1）用16K×

32位存储器，需要用

个芯片，其中每4片为一组构成16K×

32位——进行字长位数扩展（一组内的4个芯片只有数据信号线不互连——辨别接D0D7、D8D15、D16D23和D24D31，其余同名引脚互连），需要低14位地址（A0A13）作为模块内各个芯片的内部单位地址——分红行、列地址两次由A0A6引脚输入；

然后再由4组进行存储器容量扩展，用高两位地址A14、A15通过2：

4译码器实现4组中选择一组。

画出逻辑框图如下。

（2）设刷新周期为2ms，并设16K8位的DRAM结构是1281288存储阵列，则对所有单位全部刷新一遍需要128次（每次刷新一行，共128行）

若采取集中式刷新，则每2ms中的最后1280.5s=64s为集中刷新时间，不克不及进行正常读写，即存在64s的死时间

若采取分离式刷新，则每1s只能拜访一次主存，而题目要求CPU在1μS内至少要拜访一次，也就是说拜访主存的时间间隔越短越好，故此办法也不是最适合的

比较适合采取异步式刷新：

采取异步刷新方法，则两次刷新操纵的最年夜时间间隔为

，可取15.5s；

对全部存储单位刷新一遍所需的实际刷新时间为：

15.5s128=1.984ms；

采取这种方法，每15.5s中有0.5s用于刷新，其余的时间用于访存（年夜部分时间中1s可以拜访两次内存）。

4、有一个1024K×

32位的存储器，由128K×

8位的DRAM芯片构成。

问：

（1）总共需要几多DRAM芯片?

（2）设计此存储体组成框图。

（3）采取异步刷新方法，如单位刷新间隔不超出8ms，则刷新信号周期是几多?

（1）需要

片，每4片为一组，共需8组

（2）设计此存储体组成框图如下所示。

（3）设该128K8位的DRAM芯片的存储阵列为5122568结构，则如果选择一个行地址进行刷新，刷新地址为A0A8，那么该行上的2048个存储元同时进行刷新，要求单位刷新间隔不超出8ms，即要在8ms内进行512次刷新操纵。

采取异步刷新方法时需要每隔

进行一次，可取刷新信号周期为15.5s。

5、要求用256K×

l6位SRAM芯片设计1024K×

32位的存储器。

SRAM芯片有两个控制端：

当CS有效时，该片选中。

当W/R＝1时执行读操纵，当W/R=0时执行写操纵。

，共需8片，分为4组，每组2片

即所设计的存储器单位数为1M，字长为32，故地址长度为20位（A19~A0），所用芯片存储单位数为256K，字长为16位，故占用的地址长度为18位（A17~A0）。

由此可用字长位数扩展与字单位数扩展相结合的办法组成组成整个存储器

字长位数扩展：

同一组中2个芯片的数据线，一个与数据总线的D15~D0相连，一个与D31~D16相连；

其余信号线公用（地址线、片选信号、读写信号同名引脚互连）

字单位数扩展：

4组RAM芯片，使用一片2:

4译码器，各组除片选信号外，其余信号线公用。

其存储器结构如图所示

6、用32K×

8位的E2PROM芯片组成128K×

16位的只读存储器，试问：

（1）数据寄存器几多位?

（2）地址寄存器几多位?

（3）共需几多个E2PROM芯片?

（4）画出此存储器组成框图。

（1）系统16位数据，所以数据寄存器16位

（2）系统地址128K＝217，所以地址寄存器17位

（3）共需

，分为4组，每组2片

（4）组成框图如下

7．某机器中，已知配有一个地址空间为0000H3FFFH的ROM区域。

现在再用一个RAM芯片（8K×

8）形成40K×

l6位的RAM区域，起始地为6000H。

假设RAM芯片有

和

信号控制端。

CPU的地址总线为A15A0，数据总线为D15D0，控制信号为

（读/写），

（访存），要求：

（1）画出地址译码计划。

（2）将ROM与RAM同CPU连接。

（1）由于RAM芯片的容量是8K×

8，要构成40K×

16的RAM区域，共需要

，分为5组，每组2片；

8K=213，故低位地址为13位：

A12~A0

每组的2片位并联，进行字长的位扩展

有5组RAM芯片，故用于组间选择的译码器使用3:

8译码器，用高3位地址A15~A13作译码器的选择输入信号

地址分派情况：

各芯片组

各组地址区间

A15

A14

A13

138的有效输出

ROM

0000H~3FFFH

1

RAM1

6000H~7FFFH

RAM2

8000H~9FFFH

RAM3

A000H~BFFFH

RAM4

C000H~DFFFH

RAM5

E000H~FFFFH

注：

RAM1~RAM5各由2片8K´

8芯片组成，进行字长位扩展

各芯片组内部的单位地址是A12~A0由全0到全1

（2）ROM、RAM与CPU的连接如图：

8、设存储器容量为64M，字长为64位，模块数m=8，辨别用顺序和交叉方法进行组织。

存储周期T＝100ns，数据总线宽度为64位，总线传送周期，=50ns。

求：

顺序存储器和交叉存储器的带宽各是几多?

顺序存储器和交叉存储器连续读出m=8个字的信息总量都是：

q=64位×

8=512位

顺序存储器和交叉存储器连续读出8个字所需的时间辨别是：

t1=mT=8×

100ns=8×

107s

t2=T+（m1）τ=100ns+7×

50ns=450ns

=4.5×

107s

顺序存储器和交叉存储器的带宽辨别是：

W1=q/t1=512/（8×

107）=64×

107[位/s]

W2=q/t2=512/（4.5×

107）=113.8×

107[位/s]

9、CPU执行一段法度时，cache完成存取的次数为2420次，主存完成存取的次数为80次，已知cache存储周期为40ns，主存存储周期为240ns，求cache／主存系统的效率和平均拜访时间。

cache的命中率：

主存慢于Cache的倍率：

Cache/主存系统的效率：

平均拜访时间：

10、已知cache存储周期40ns，主存存储周期200ns，cache/主存系统平均拜访时间为50ns，求cache的命中率是几多?

已知cache／主存系统平均拜访时间ta=50ns

由于

　所以有

11、某计算机采取四体交叉存储器，今执行一段小循环法度，此法度放在存储器的连续地址单位中，假设每条指令的执行时间相等，并且不需要到存储器存取数据，请问在下面两种情况中（执行的指令数相等），法度运行的时间是否相等。

（1）循环法度由6条指令组成，重复执行80次。

（2）循环法度由8条指令组成，重复执行60次。

设取指周期为T，总线传送周期为τ，每条指令的执行时间相等，并设为t0，存储器采取四体交叉存储器，且法度寄存在连续的存储单位中，故取指令操纵采取流水线存取方法，两种情况法度运行的总的时间辨别为：

（1）t=（T+5τ+6t0）*80=80T+400τ+480t0

（2）t=（T+7τ+8t0）*60=60T+420τ+480t0

所以不相等

12、一个由主存和Cache组成的二级存储系统，参数界说如下：

Ta为系统平均存取时间，T1为Cache的存取时间，T2为主存的存取时间，H为Cache命中率，请写出Ta与T1、T2、H参数之间的函数关系式。

13、一个组相联cache由64个行组成，每组4行。

主存储器包含4K个块，每块128个字。

请暗示内存地址的格式。

主存4K个块，每块128个字，共有4K128=219个字，故主存的地址共19位；

共4K个块，故块地址为12位；

每块128个字，故块内的字地址为7位

Cache有64行，每组4行，共16组，故组号4位，组内页号2位

组相联方法是组间直接映射，组内全相联映射方法；

所以主存的块地址被分为两部分：

低4位为在cache中的组号，高8位为标识表记标帜字段，即19位内存地址的格式如下：

tag

组号

字地址

8位

4位

7位

14、有一个处理机，内存容量1MB，字长1B，块年夜小16B，cache容量64KB，若cache采取直接映射式，请给出2个不合标识表记标帜的内存地址，它们映射到同一个cache行。

Cache共有

，行号为12位

采取直接映射方法，所以cache的行号i与主存的块号j之间的关系为：

，m为cache的总行数

20位的内存地址格式如下：

行号

12位

两个映射到同一个cache行的内存地址满足的条件是：

12位的行号相同，而4位的标识表记标帜不合即可，例如下面的两个内存地址就满足要求：

00000000000000000000=00000H与

00010000000000000000=10000H

15、假设主存容量16M32位，cache容量64K32位，主存与cache之间以每块432位年夜小传送数据，请确定直接映射方法的有关参数，并画出主存地址格式。

由已知条件可知Cache共有

，行号为14位

主存共有

，块地址为22位，由行号和标识表记标帜组成

cache的行号i与主存的块号j之间的关系为：

设32位为一个字，且按字进行编址，则

24位的内存地址格式如下：

14位

2位

弥补：

从下列有关存储器的描述中，选择出正确的谜底：

A．多体交叉存储主要解决扩充容量问题。

B．拜访存储器的请求是由CPU收回的。

C．cache与主存统一编址，即主存空间的某一部分属于cache。

D．cache的功能全由硬件实现。

答：

D