MIIMDIO接口详解Word格式.docx

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本文要紧分析MII/RMII/SMII，和GMII/RGMII/SGMII接口的信号概念，及相关知识，同时本文也对RJ-45接口进行了总结，分析了在10/100模式下和1000M模式下的设计方式。

MII接口提供了MAC与PHY之间、PHY与STA（StationManagement）之间的互联技术，该接口支持10Mb/s与100Mb/s的数据传输速度，数据传输的位宽为4位。

提到MII，就有可能涉及到RS，PLS，STA等名词术语，下面讲一下他们之间对应的关系。

所谓RS即Reconciliationsublayer，它的要紧功能主若是提供一种MII和MAC/PLS之间的信号映射机制。

它们（RS与MII）之间的关系如以下图：

MII接口的ManagementInterface可同时操纵多个PHY，协议最多支持32个PHY，但有必然的限制：

要符合协议要求的connector特性。

所谓ManagementInterface，即MDC信号和MDIO信号。

前面已经讲过RS与PLS的关系，和MII接口连接的对象。

它们是通过MII接口进行连接的，示用意如以下图。

由图可知，MII的ManagementInterface是与STA（StationManagement）相连的。

接口支持10Mb/s和100Mb/s，且在两种工作模式下所有的功能和时序关系都是一致的，唯一不同的是时钟的频率问题。

要求PHY不必然必然要支持这两种速度，但必然要描述，通过ManagementInterface反馈给MAC。

下面将详细介绍MII接口的信号概念，时序特性等。

由于MII接口有MAC和PHY模式，因此，将会依照这两种不同的模式进行分析，同时还会对RMII/SMII进行介绍。

MII接口可分为MAC模式和PHY模式，一样说来MAC和PHY对接，可是MAC和MAC也是能够对接的。

以前的10M的MAC层芯片和物理层芯片之间传送数据是通过一根数据线来进行的，其时钟是10M，在100M中，若是也用一根数据线来传送的话，时钟需要100M，这会带来一些问题，因此概念了MII接口，它是用4根数据线来传送数据的，如此在传送100M数据时，时钟就会由100M降低为25M，而在传送10M数据时，时钟会降低到，如此就实现了10M和100M的兼容。

MII接口要紧包括四个部份。

一是从MAC层到物理层的发送数据接口，二是从物理层到MAC层的接收数据接口，三是从物理层到MAC层的状态指示信号，四是MAC层和物理层之间传送操纵和状态信息的MDIO接口。

MII接口的MAC模式概念：

MII接口PHY模式概念：

在MII接口中，TX通道参考时钟是TX_CLK，RX通道参考时钟是RX_CLK，概念了它们之间的关系。

图3TransmitsignaltimingrelationshipsattheMII

由图3可知，即Theclocktooutputdelayshallbeaminof0nsandamaxof25nsSpec只对TX通道上MAC这一侧的发送特性作了概念，而对TX通道PHY那一侧的接收特性并无概念。

ICVendor可在TX通道那一侧的PHY的接收特性作适当调整，只要最终的时序知足TX通道上MAC这一侧的发送特性就能够够。

图4ReceivesignaltimingrelationshipsattheMII

由图4可知，Theinputsetuptimeshallbeaminimumof10nsandtheinputholdtimeshallbeaminimumof10nsSpec只对RX通道上MAC这一侧的接收特性作了概念，而对RX通道PHY那一侧的发送特性并无概念。

ICVendor可在RX通道那一侧的PHY的发送特性作适当调整，只要最终的时序知足RX通道上MAC这一侧的接收特性就能够够。

<

1>

：

TX_CLK（transmitclock），TX_CLK（TransmitClock）是一个持续的时钟信号（即系统启动，该信号就一直存在），它是TX_EN,TXD,andTX_ER（信号方向为从RS到PHY）的参考时钟，TX_CLK由PHY驱动TX_CLK的时钟频率是数据传输速度的25%，误差+-100ppm。

例如，100Mb/s模式下，TX_CLK时钟频率为25MHz，占空比在35%至65%之间。

2>

关于一样的RX_CLK，它与TX_CLK具有相同的要求，所不同的是它是RX_DV,RXD,andRX_ER（信号方向是从PHY到RS）的参考时钟。

RX_CLK一样是由PHY驱动，PHY可能从接收到的数据中提取时钟RX_CLK，也有可能从一个名义上的参考时钟.,theTX_CLKreference）来驱动RX_CLK

3>

TXD（transmitdata），TXD由RS驱动，同步于TX_CLK，在TX_CLK的时钟周期内，而且TX_EN有效，TXD上的数据被PHY接收，不然TXD的数据对PHY没有任何阻碍。

4>

TX_ER（transmitcodingerror），TX_ER同步于TX_CLK，在数据传输进程中，若是TX_ER有效超过一个时钟周期，而且现在TX_ENTX_ER有效并非阻碍工作在10Mb/s的PHY或TX_EN无效时的数据传输。

在MII接口的连线中，若是TX_ER信号线没有效到，必需将它下拉接地。

5>

RX_DV（ReceiveDataValid），RXD_DV同步于RX_CLK，被PHY驱动，它的作用犹如于发送通道中的TX_EN，不同的是在时序上稍有一点不同：

为了让数据能够成功被RS接收，要求RXD_DV有效的时刻必需覆盖整个FRAME的进程，即startingnolaterthantheStartFrameDelimiter（SFD）andexcludinganyEnd-of-Framedelimiter，如以下图7。

6>

RXD（receivedata），RXD由RS驱动，同步于RX_CLK，在RX_CLK的时钟周期内，而且RX_DV有效，RXD上的数据被RS接收，不然RXD的数据对RS没有任何阻碍。

WhileRX_DVisde-asserted,thePHYmayprovideaFalseCarrierindicationbyassertingtheRX_ERsignalwhiledrivingthevalue<

1110>

ontoRXD<

3:

0>

。

7>

RX_ER（receiveerror），RX_ER同步于RX_CLK，其在RX通道中的作用类似于TX_ER关于TX通道数据传输的阻碍。

8>

CRS（carriersense），CRS不需要同步于参考时钟，只要通道存在发送或接收进程，CRS就需要有效。

ThebehavioroftheCRSsignalisunspecifiedwhentheduplexmodebitinthecontrolregisterissettoalogicone（自动协商禁止，人工设为全双工模式）,orwhentheAuto-Negotiationprocessselectsafullduplexmodeofoperation，即半双工模式信号有效，全双工模式信号无效。

9>

COL（collisiondetected），COL不需要同步于参考时钟。

ThebehavioroftheCOLsignalisunspecifiedwhentheduplexmodebitinthecontrolregisterissettoalogicone（自动协商禁止，人工设为全双工模式）,orwhentheAuto-Negotiationprocessselectsafullduplexmodeofoperation。

即半双工模式信号有效，全双工模式信号无效。

MDIO接口包括两根信号线：

MDC和MDIO，通过它，MAC层芯片（或其它操纵芯片）能够访问物理层芯片的寄放器（前面100M物理层芯片中介绍的寄放器组，但不仅限于100M物理层芯片，10M物理层芯片也能够拥有这些寄放器），并通过这些寄放器来对物理层芯片进行操纵和治理。

MDIO治理接口如下：

MDC：

治理接口的时钟，它是一个非周期信号，信号的最小周期（实际是正电平常刻和负电平常刻之和）为400ns，最小正电平常刻和负电平常刻为160ns，最大的正负电平常刻无穷制。

它与TX_CLK和RX_CLK无任何关系。

MDIO是一根双向的数据线。

用来传送MAC层的操纵信息和物理层的状态信息。

MDIO数据与MDC时钟同步，在MDC上升沿有效。

MDIO治理接口的数据帧结构如：

PRE：

帧前缀域，为32个持续“1”比特，这帧前缀域不是必要的，某些物理层芯片的MDIO操作就没有那个域。

OP：

帧操作码，比特“10”表示此帧为一读操作帧，比特“01”表示此帧为一写操作帧。

PHYAD：

物理层芯片的地址，5个比特，每一个芯片都把自己的地址与这5个比特进行比较，假设匹配那么响应后面的操作，假设不匹配，那么忽略掉后面的操作。

REGAD：

用来选择物理层芯片的32个寄放器中的某个寄放器的地址。

TA：

状态转换域，假设为读操作，那么第一比特时MDIO为高阻态，第二比特时由物理层芯片使MDIO置“0”。

假设为写操作，那么MDIO仍由MAC层芯片操纵，其持续输出“10”两个比特。

DATA：

帧的寄放器的数据域，16比特，假设为读操作，那么为物理层送到MAC层的数据，假设为写操作，那么为MAC层送到物理层的数据。

IDLE：

帧终止后的空闲状态，现在MDIO无源驱动，处高阻状态，但一样用上拉电阻使其处在高电平，即MDIO引脚需要上拉电阻。

MDIO数据帧的时序关系如下：

MII接口也有一些不足的地方，主若是其接口信号线很多，发送和接收和指示接口有14根数据线（不包括MDIO接口的信号线，因为其被所有MII接口所共享），当互换芯片的端口数据较多时，会造成芯片的管脚数量很多的问题，这给芯片的设计和单板的设计都带来了必然的问题。

为了解决这些问题，人们设计了两种新的MII接口，它们是RMII接口（ReducedMII接口）和SMII接口（StreamMII接口）。

这两种接口都减少了MII接口的数据线，只是它们一样只用在以太网互换机的互换MAC芯片和多口物理层芯片中，而很少用于单口的MAC层芯片和物理层芯片中。

RMII接口和SMII接口都能够用于10M以太网和100M以太网，但不可能用于1000M以太网，因为此不时钟频率太高，不可能实现。

下面这张图是从DM368的datasheet上的：