数电用2片74LS161实现224进制的计数器4种方法Word格式.docx

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班级：

1111201

用2片74LS161实现224进制的计数器

摘要：

74LS161是集成4位二进制计数器，异步置零，同步置数，用两片74LS161最高可以实现256进制计数器，级联方法主要是同步并行和异步串行。

本文介绍用两片74LS161实现224进制计数器，通过清零法和置数法改变其进制。

用Multisim进行仿真，以波形及灯泡亮灭两种方式，显示计数器的计数过程、过渡状态形成清零或置数信号的过程，用四踪示波器以面板部分重叠显示方法同步显示时钟脉冲信号、清零或置数信号以及状态输出信号，分析了计数至最高位返回0的过渡态。

关键词：

74LS161224进制清零法置数法同步并行异步串行

正文：

74LS161是集成4位二进制加法计数器，其功能表如表1所示：

表174LS161功能表

74LS161是异步置零、同步置数，利用74LS161的预置数控制LD端或者清零端CR在计数循环过程跳过一些状态，可构成任意进制的计数器。

用两片74LS161级联最高可以构成256进制的计数器，级联方式主要是同步并行和异步串行。

根据两片74LS161芯片的级联方式和控制计数进制的方法的不同，我们可以采取四大类方式，实现用两片74LS161芯片实现224进制的计数器。

下面，我们分别简要介绍这四种方法，并用软件Multisim进行仿真以检验设计的正确性。

一.同步并行-清零法

1.电路设计分析

74LS161是四位二进制的加法计数器，要想实现224进制的加法计数器，必须使用两片74LS161芯片，这就这就涉及到级联，我们先用同步并行的方式进行级联。

同步并行，就必须在CP端接同一个脉冲信号，作为高位的芯片通过低位芯片的RCO端进行控制，当低位芯片计数到最高位的时候，RCO由0变为1，低位RCO接高位的两个使能端，这样就能实现低位芯片计数到最大的时候，在高位记一位数。

由于74LS161是四位二进制计数器，两片74LS161级联是256进制的，现在要想实现224进制的计数器，必须采用一定方法改变其进制，现在先讨论清零法。

224进制由0计数到223，十进制的223写成二进制，应该是，也就是说，当计数器记到的时候就必须返回00000000，由于74LS161是异步清零，当给CR端一个低电平信号时，芯片会瞬间清零，所以我们必须在的下一个状态，即到来时给两片74LS161芯片的清零端一个低位脉冲，这样就能实现从0计数到223了。

我们可以采用TTL三输入与非门进行控制清零信号，三个输入端分别接高位芯片的QDQCQB，当高位芯片的QDQCQB都变为1的时候，三输入与非门的输出端就会由1变为0，其输出端接到两片74LS161的清零端即可，这样，我们就实现了将256进制改为224进制。

为了便于观察输入脉冲信号、清零信号以及输出信号，主要采用示波器进行显示，同时也连接了灯泡便于更直观地观察。

2.仿真电路图

用Multisim进行仿真，电路设计如下（图1）：

（图1）

其中，示波器1和2分别用于记录低位芯片和高位新芯片的输出信号，示波器3用于显示输入脉冲信号及清零信号。

8个灯泡用于直观的观察输出信号由00000000计数到的过程。

3.仿真结果

①当计数到时灯泡亮灭如图2所示：

（图3）

②输入脉冲信号CP及清零信号如图3所示：

（图3）

其中，上面的是输入脉冲CP信号，下面的是清零信号，向下的尖峰表示当计数到的时候三输入与非门输出低位信号，将两片74LS161清零后立即回到高位，这样实现计数至。

③输出信号如图4所示：

（图4）

其中，从上至下依次是最高位至最低位信号（部分信号）。

④输出信号由返回为00000000的高位芯片输出信号如图5所示：

（图5）

这里，从上至下依次是高位芯片的四个输出端信号，为了便于观察，相对于前面的波形图，这里适当增加了输入脉冲频率。

4.结果分析

对比输入信号脉冲、清零信号以及输出信号，观察灯泡亮灭过程，我们可以验证同步并行清零法电路设计的正确性，计数器从00000000计数至然后返回零。

我们可以观察到，清零信号和输出信号都出现了尖峰现象，这是由于清零信号由1变为0，进行清零再变为1的时候，产生了清零信号的尖峰，这是正常的，如果没有尖峰，就无法清零。

对于输出高位的QC，它在返回0的一瞬间，出现了尖峰，也是由于清零信号的影响，使之有一个跳变。

二.同步并行-置数法

现在讨论用同步并行的级联方式以及置数法改变进制来设计224进制计数加法器，级联方式与第一种方法一样，都是同步并行，这里不再赘述。

现在讨论用置数法将256进制改为224进制，置数法，顾名思义，就是当计数至所需要的的时候，输出返回事先所预置好的数，这里，我们将预置数,设置为00000000。

由于72LS161是同步置数的，所以我们只需要在计数到的时候给置数端一个低电平信号，我们采用一个TTL三输入与非门、一个四输入与非门以及一个或门产生置数信号，两个与非门的七个输入端分别接高位72LS161芯片的QDQCQA，以及低位72LS161芯片的QDQCQBQA，再将两个与非门的输出端接到或门，这就相当于七个输入信号进行与非运算，或门的输出接到两片72LS161的置数端。

当计数到时，或门的输出端即置数信号由1变为0，由于是同步置数，不能马上返回预置数，必须等到下一个脉冲到来时，才能置数，这样就实现了用同步并行级联、置数法改变进制的224进制加法计数器的设计。

用Multisim进行仿真，电路设计如下（图6）：

我们选用的是800Hz脉冲信号，仍然采用示波器以及灯泡亮灭情况来对电路的设计进行检验，八个灯泡分别接表示高位的74LS161芯片的四个输出端QDQCQBQA以及低位74LS161的四个输出端QDQCQBQA，示波器1的A输入接800Hz脉冲信号CP，B输入端接置数信号LD，示波器2的输入端DCBA分别接高位芯片的输出端QDQCQBQA，示波器1的输入端DCBA分别接低位芯片的四个输出端QDQCQBQA。

两片芯片的使能端EP和EN以及清零端CR接高电位Vcc=5V,l两片74LS161芯片的8个输入端都接地Vss，以实现计数至之后置零的功能。

（图6）

①当计数到时灯泡亮灭如图7所示：

（图7）

②输入脉冲信号CP及清零信号如图8所示：

（图8）

其中，上面的是输入脉冲CP信号，下面的是置数信号，当计数到的时候或门输出低位信号，当下一个脉冲到来时将两片74LS161置零，之后后回到高位，这样实现计数至。

③输出信号如图9所示：

（图9）

其中，从上至下依次是最高位至最低位信号（部分信号）。

④输出信号由返回为00000000的高位芯片输出信号如图10所示：

（图10）

这里，从上至下依次是高位芯片的四个输出端信号，为了便于观察，相对于前面的波形图，这里适当增加了输入脉冲频率。

对比输入信号脉冲、置数信号以及输出波形，观察灯泡亮灭过程，我们可以验证同步并行置数法电路设计的正确性，计数器从00000000计数至然后返回零。

三.异步串行-清零法

由2片74LS161也可以采用异步串行的进位方式构成256进制的计数器，当低位计数器没有计到最大数的时候，高位计数器不会计数，保持输出状态不变，当低位计数器计到最大数时，返回0000时，进位输出RCO输出负脉冲，经非门后高位计数器得到时钟上升沿，满足计数条件，高位计数器开始计数，输出从0000计到0001。

以此类推，实现256进制计数器的逻辑功能。

将256进制改变为224进制，采用清零法，原理与第一种方式一样，这里就不再赘述了。

用Multisim进行仿真，电路设计如下（图11）：

我们选用的是800Hz脉冲信号，示波器以及灯泡亮灭情况来对电路的设计进行检验，八个灯泡分别接表示高位芯片四个输出端QDQCQBQA以及低位四个输出端QDQCQBQA，示波器3的A输入接800Hz脉冲信号CP，B输入端接清零信号CR，示波器2的输入端DCBA分别接高位芯片的输出端QDQCQBQA，示波器1的输入端DCBA分别接低位芯片的四个输出端QDQCQBQA。

两片芯片的使能端EP和EN以及清零端CR接高电位Vcc=5V,以实现计数至之后清零的功能。

（图11）

①当计数到时灯泡亮灭如图12所示：

（图12）

②输入脉冲信号CP及清零信号如图13所示：

（图13）

其中，上面的是输入脉冲CP信号，下面的是清零信号，刚到的时候与非门输出低位信号，当下一个脉冲到来时将立即对两片74LS161清零，之后后回到高位，这样实现计数至。

③输出信号如图14所示：

（图14）

④输出信号由返回为00000000的高位芯片输出信号如图15所示：

（图15）

从上至下依次是高位芯片的四个输出端信号，为了便于观察，相对于前面的波形图，这里适当增加了输入脉冲频率。

对比输入信号脉冲、清零信号以及输出信号，观察灯泡亮灭过程，我们可以验证异步串行清零法电路设计的正确性，计数器从00000000计数至然后返回零。

四.异步串行-置数法

1.电路设计分析

这里异步串行的级联方式和置数法改变进制的原理与前面的方法相同，这里不再详细叙述。

用Multisim进行仿真，电路设计如图16：

（图16）

我们选用的是1000Hz脉冲信号，示波器以及灯泡亮灭情况来对电路的设计进行检验，八个灯泡分别接表示高位芯片四个输出端QDQCQBQA以及低位四个输出端QDQCQBQA，示波器3的A输入接1000Hz脉冲信号CP，B输入端接置数信号LD，示波器2的输入端DCBA分别接高位芯片的输出端QDQCQBQA，示波器1的输入端DCBA分别接低位芯片的四个输出端QDQCQBQA。

两片芯片的使能端EP和EN以及置数端CR接高电位Vcc=5V,两片74LS161芯片的8个输入端都接地Vss，以实现计数至之后置零的功能。

①当计数到时灯泡亮灭如图17所示：

（图17）

②输入脉冲信号CP及清零信号如图18所示：

（图18）

上面的是输入脉冲CP信号，下面的是置数信号，刚到的时候或门输出低位信号，当下一个脉冲到来时将立即对两片74LS161置数00000000，之后后回到高位，这样实现计数至。

③输出信号如图19所示：

（图19）

从上至下依次是最高位至最低位信号（部分信号）。

④输出信号由返回为00000000的高位芯片输出信号如图20所示：

（图20）

对比输入信号脉冲、置数信号以及输出信号，观察灯泡亮灭过程，我们可以验证异步串行置数法电路设计的正确性，计数器从00000000计数至然后返回零。

五.讨论

1.关于进位方式的讨论

采用异步串行方式进位时，为了使低位芯片由1111转为0000时高位芯片才会进一位，必须使高位芯片CP端在下降沿的时候计数，所以我们在设计时，必须关注脉冲输入端CP是上升沿有效还是下降有效。

这里仿真用到的74LS161的脉冲输入端CP都是下降沿有效，如果换成CP端上升沿有效，则必须在低位芯片的RCO与高位的CP端之间加一个非门，使之下降沿有效，这样才能在低位芯片由1111返回0000后计一位数。

2.关于清零信号和置数信号的讨论

对比图3、图8、图13以及图18，我们可以发现，清零信号是一个尖峰，而置数信号是一个短暂的脉冲，这个规律可以由清零信号和置数信号的产生原理来解释：

清零信号实质上是在输出由（223）变成（224）的那一瞬间，与非门的输出由0变为1，由于74LS161是异步清零，在清零端收到低电平信号的一瞬间，马上对芯片进行清零，与非门的输出马上回到高电位，所以电路输出端实际上显示的是从直接返回00000000。

置数信号是在输出端由计数至时，或门输出由高电位转变为低电位，由于74LS161是同步置数，置数端接收到低电平信号后，必须等到下一个脉冲到来时的时候才能对两片芯片进行置数，置数完成后，或门输出（即置数端输入）由0变为1，下一个脉冲到来时，芯片接收到置数端高电平信号，整个电路再一次开始计数，这样，就形成了与清零信号不同的置数信号。

3.关于输出信号的讨论

观察图15和图5，发现用清零法改变进制的时候，输出的高位QB都会在返回00000000时产生尖峰现象，这可以通过对比清零信号来解释，清零信号在清零时产生尖峰，使高位QB在清零的一瞬间产生尖峰，但是不同于清零信号，输出信号的尖峰是我们不希望出现的，我们可以在出现尖峰的输出端即高位QB端与地之间接一个适当大小的电容，将尖峰吸收掉。

4.关于电路的其他设计方式的讨论

根据级联方式和改变进制方式，我们可以设计四种224进制加法计数器，同一种方式，电路也有不同的连接方法，以同步并行-清零法为例，方案一中是将低位RCO直接同时接到高位的EP和ET端以实现进位，我们亦可以将低位的RCO接至高位芯片的EP或ET端，另一个使能端直接接高电平，如此可以对以上四种方案作些可行的改变，但改变之后的电路设计方案仍然归属于以上四种方案。

六.结束语

用两片74LS161实现224进制加法计数器，本文采用了同步并行清零法、同步并行置数法、异步串行清零法以及异步串行置数法四种设计方案。

在设计的时候，必须考虑芯片的级联方式、改变进制方式、清零方式以及置数方式等芯片的特性，结合各个管脚的性质，方可设计出所需的电路。

用其他芯片设计电路的时候也是如此，必须考虑全面，才能做到万无一失。