863计划项目给予认知可重构系统研制方案Word格式.docx
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GTX
36
48
GTH
-
24
速度等级
商业档
-2
配置
Configurationmem（Mb）
137.4
149.4
153.2
封装
FF1759
FFT1923
尺寸
42.5*42.5
45*45
引脚
840（36,0）
720（40,24）
存储设计
DDR3设计（占有FPGA管脚总类与数量）
原理设计：
FPGA模块通过数据、地址及其他控制线对DDR3进行控制。
模块设计中，每个FPGA芯片控制3个DDR3的内存。
DDR3内存条的容量有2G、4G、8G等不通容量。
DDR3共有118个信号线PIN、4个差分时钟PIN、19个电源PIN、52个地PIN与11个NC（可做ECC使用）。
芯片与连接器介绍：
DDR3连接器有204个pin脚，支持几乎所有DDR3内存条接入。
DDR3SDRAM模块是高速的CMOS动态随机存取存储器，使用的是内部结构的8bankDDR3SDRAM芯片。
DDR3SDRAM模块利用DDR架构以达到高速的控制。
DDR3架构本质上时一个8n的欲先取的架构，内部的设计为每个IO时钟传输两个字节。
具体模组的型号待定。
MT16JTF1G64HZ–8GB，内存槽型号：
A1AJ4-204-30U。
DDR3内存的示意图如下：
每块FPGA将支持3个DDR3内存，由于需要进行软件编译后才能知晓是否PIN脚安排合理，所以此处仅对一个内存条的情况做说明。
具体需等待验证。
电路图：
信号定义表：
原理图信号
芯片或连接器
FPGA编号
FPGABANK号
IO标准
名称
编号
DDR3_DQ0
DQ0
5
J27
28
DDR3_DQ1
DQ1
7
J26
DDR3_DQ2
DQ2
15
D28
DDR3_DQ3
DQ3
17
E29
DDR3_DQ4
DQ4
E30
DDR3_DQ5
DQ5
6
F30
DDR3_DQ6
DQ6
16
G29
DDR3_DQ7
DQ7
C31
DDR3_DQ8
DQ8
21
R23
DDR3_DQ9
DQ9
23
P23
DDR3_DQ10
DQ10
33
P25
DDR3_DQ11
DQ11
35
L25
DDR3_DQ12
DQ12
22
N25
DDR3_DQ13
DQ13
E28
DDR3_DQ14
DQ14
34
P26
DDR3_DQ15
DQ15
N26
DDR3_DQ16
DQ16
39
B31
DDR3_DQ17
DQ17
41
H28
DDR3_DQ18
DQ18
51
B29
DDR3_DQ19
DQ19
53
C29
DDR3_DQ20
DQ20
40
A29
DDR3_DQ21
DQ21
42
A30
DDR3_DQ22
DQ22
50
L27
DDR3_DQ23
DQ23
52
K27
DDR3_DQ24
DQ24
57
H24
38
DDR3_DQ25
DQ25
59
G24
DDR3_DQ26
DQ26
67
E27
DDR3_DQ27
DQ27
69
D27
DDR3_DQ28
DQ28
56
C28
DDR3_DQ29
DQ29
58
B28
DDR3_DQ30
DQ30
68
H26
DDR3_DQ31
DQ31
70
G26
DDR3_DQ32
DQ32
129
K25
DDR3_DQ33
DQ33
131
J25
DDR3_DQ34
DQ34
141
J23
DDR3_DQ35
DQ35
143
K23
DDR3_DQ36
DQ36
130
N19
DDR3_DQ37
DQ37
132
M21
DDR3_DQ38
DQ38
140
A25
DDR3_DQ39
DQ39
142
C26
DDR3_DQ40
DQ40
147
M22
DDR3_DQ41
DQ41
149
B26
DDR3_DQ42
DQ42
157
C25
DDR3_DQ43
DQ43
159
N23
DDR3_DQ44
DQ44
146
M24
DDR3_DQ45
DQ45
148
P21
DDR3_DQ46
DQ46
158
P22
DDR3_DQ47
DQ47
160
P20
DDR3_DQ48
DQ48
163
K18
DDR3_DQ49
DQ49
165
J18
DDR3_DQ50
DQ50
175
H18
DDR3_DQ51
DQ51
177
G18
DDR3_DQ52
DQ52
164
G19
DDR3_DQ53
DQ53
166
F19
DDR3_DQ54
DQ54
174
J16
DDR3_DQ55
DQ55
176
E19
DDR3_DQ56
DQ56
181
K17
DDR3_DQ57
DQ57
183
J17
DDR3_DQ58
DQ58
191
M18
DDR3_DQ59
DQ59
193
N18
DDR3_DQ60
DQ60
180
P17
DDR3_DQ61
DQ61
182
P16
DDR3_DQ62
DQ62
192
G17
DDR3_DQ63
DQ63
194
D18
DDR3_A0
A0
98
K22
37
DDR3_A1
A1
97
J22
DDR3_A2
A2
96
G21
DDR3_A3
A3
95
E23
DDR3_A4
A4
92
E24
DDR3_A5
A5
91
J21
DDR3_A6
A6
90
H21
DDR3_A7
A7
86
B22
DDR3_A8
A8
89
B23
DDR3_A9
A9
85
F21
DDR3_A10
A10
107
C23
DDR3_A11
A11
84
C24
DDR3_A12
A12
83
F22
DDR3_A13
A13
119
G22
DDR3_A14
A14
80
A24
DDR3_A15
A15
78
B24
DDR3_BA0
BA0
109
E20
DDR3_BA1
BA1
108
D22
DDR3_BA2
BA2
79
D23
DDR3_S0#
S0#
114
C21
DDR3_S1#
S1#
121
D21
DDR3_CK0
CK0
101
L22
DDR3_CK0#
CK0#
103
L21
DDR3_CK1
CK1
102
G23
DDR3_CK1#
CK1#
104
H23
DDR3_CKE0
CKE0
73
B21
DDR3_CKE1
CKE1
74
A20
DDR3_CAS#
CAS#
115
A22
DDR3_RAS#
RAS#
110
F20
DDR3_WE#
WE#
113
A21
DDR3_ODT0
ODT0
116
K20
DDR3_ODT1
ODT1
120
L20
DDR3_DM0
DM0
11
D31
DDR3_DM1
DM1
A31
DDR3_DM2
DM2
46
M26
DDR3_DM3
DM3
63
F26
DDR3_DM4
DM4
136
D26
DDR3_DM5
DM5
153
N20
DDR3_DM6
DM6
170
E18
DDR3_DM7
DM7
187
C18
DDR3_DQS0
DQS0
12
G28
DDR3_DQS1
DQS1
29
C30
DDR3_DQS2
DQS2
47
J28
DDR3_DQS3
DQS3
64
F25
26
DDR3_DQS4
DQS4
137
B27
DDR3_DQS5
DQS5
154
D25
25
DDR3_DQS6
DQS6
171
G16
DDR3_DQS7
DQS7
188
C19
DDR3_DQS_N0
DQS_N0
10
G27
DDR3_DQS_N1
DQS_N1
27
D30
DDR3_DQS_N2
DQS_N2
45
K28
DDR3_DQS_N3
DQS_N3
62
F24
DDR3_DQS_N4
DQS_N4
135
A27
DDR3_DQS_N5
DQS_N5
152
E25
DDR3_DQS_N6
DQS_N6
169
F16
DDR3_DQS_N7
DQS_N7
186
B19
DDR3_RESET#
RESET#
30
J20
DDR3_TEMP_EVENT
TEMP_EVENT
NC
SRAM设计
如下图所示，两个SRAM通过公共的数据接收与发送信号、地址信号及一些命令信号与SRAM控制器相关联。
实现FPGA对SRAM的控制。
如将两个36bitX2M的SRAM并联，实现36bitX4M的SRAM。
芯片介绍：
CY7C1514KV18是1.8V同步处理并具备QDRII架构的SRAM。
QDRII架构包含两个单独的端口：
读端口和写端口访问存储器阵列。
有专门的读端口数据输出支持读操作和写端口的专用数据投入，以支持写操作。
QDRII架构独立的数据输入和数据输出，彻底消除“turnaround”的需要共同存在的数据总线I/O设备。
（占用FPGA资源总类与PIN数量（设计采用DDR3PIN与SRAM兼容设计）
原理图信号名
FPGA编号
IO标准
SRAM_NCQ
NCQ
SRAM_NC/288M
NC/288M
SRAM_A0
SRAM_NWPS
NWPS
SRAM_NBWS2
NBWS2
SRAM_NK
NK
SRAM_NBWS1
NBWS1
SRAM_NRPS
NRPS
SRAM_A1
SRAM_CQ
CQ
SRAM_Q27
Q27
B1
SRAM_Q18
Q18
B2
SRAM_D18
B3
SRAM_A3
B4
SRAM_NBWS3
NBWS3
B5
SRAM_K
K
B6
SRAM_NBWS0
NBWS0
B7
SRAM_A4
B8
SRAM_D17
D17
B9
SRAM_Q17
Q17
B10
SRAM_Q8
Q8
B11
SRAM_D27
C1
SRAM_Q28
Q28
C2
SRAM_D19
D19
C3
SRAM_A5
C5
SRAM_A6
C6
SRAM_A7
C7
SRAM_D16
D16
C9
SRAM_Q7
Q7
C10
SRAM_D8
D8
C11
SRAM_D28
D28
D1
SRAM_D20
D20
D2
SRAM_Q19
Q19
D3
SRAM_Q16
Q16
D9
SRAM_D15
D15
D10
SRAM_D7
D7
D11
SRAM_Q29
Q29
E1
SRAM_D29
D29
E2
SRAM_Q20
Q20
E3
SRAM_Q15
Q15
E9
SRAM_D6
D6
E10
SRAM_Q6
Q6
E11
SRAM_Q30
Q30
F1
SRAM_Q21
Q21
F2
SRAM_D21
F3
SRAM_D14
D14
F9
SRAM_Q14
Q14
F10
SRAM_Q5
Q5
F11
SRAM_D30
G1
SRAM_D22
G2
SRAM_Q22
Q22
G3
SRAM_Q13
Q13
G9
SRAM_D13
D13
G10
SRAM_D5
D5
G11
SRAM_NDOFF
NDOFF
H1
SRAM_ZQ
ZQ
H11
SRAM_D31
J1
SRAM_Q31
Q31
J2
SRAM_D23
J3
SRAM_D12
D12
J9
SRAM_Q4
Q4
J10
SRAM_D4
D4
J11
SRAM_Q32
Q32
K1
SRAM_D32
D32
K2
SRAM_Q23
Q23
K3
SRAM_Q12
Q12
K9
SRAM_D3
K10
SRAM_Q3
Q3
K11
SRAM_Q33
Q33
L1
SRAM_Q24
Q24
L2
SRAM_D24
D24
L3
SRAM_D11
L9
SRAM_Q11
Q11
L10
SRAM_Q2
Q2
L11
SRAM_D33
D33
M1
SRAM_Q34
Q34
M2
SRAM_D25
M3
SRAM_D10
M9
SRAM_Q1
Q1
M10
M11
SRAM_D34
D34
N1
SRAM_D26
N2
SRAM_Q25
Q25
N3
SRAM_A8
N5
SRAM_A9
N6
SRAM_A10
N7
SRAM_A11
P4
SRAM_A12
P5
SRAM_A13
P7
SRAM_A14
P8
SRAM_A15
R3
SRAM_A16
A16
R4
SRAM_A17
A17
R5
SRAM_A18
A18
R7
SRAM_A19
A19
R8
SRAM_A20
R9
SRAM_Q10
Q10
N9
SRAM_D9
N10
SRAM_D1
N11
SRAM_Q35
Q35
P1
SRAM_D35
D35
P2
SRAM_Q26
Q26
P3
SRAM_C
C
P6
SRAM_C-
N-C-
R6
SRAM_Q9
Q9
P9
SRAM_D0
D0
P10
SRAM_Q0
Q0
P11
千兆以太网设计
参考如上图所示，FPGA通过GRMII控制信号控制PHY88E1111，然后从PHY88E1111发出网络连接信号给RJ45，实现网络功能。
88E1111千兆位以太网收发器是为以太网物理层设备1000BASE-T，100BASE-TX和10BASE-T的应用。
它是使用标准数字CMOS制造过程，包含了所有需要有源电路实现物理层功能，发送和标准的CAT5类非屏蔽双绞线上接收数据。
ETH_MDIO
MDIO
H36
ETH_MDC
MDC
G36
ETH_INT_B
INT_B
32
B37
ETH_RSET
RSET
A37
ETH_CRS
CRS
J35
ETH_COL
COL
H35
ETH_RXCLK
RXCLK
B38
ETH_RXER
RXER
8
A39
ETH_RXDV
RXDV
F37
ETH_RXD0
RXD0
3
E37
ETH_RXD1
RXD1
128
B39
ETH_RXD2
RXD2
126
C39
ETH_RXD3
R
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