数字频率合成器的设计Word格式文档下载.docx

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1

1.2设计要求：

2数字频率合成器的组成1

2.1直接式频率合成器1

2.2吞脉冲式频率合成器2

3锁相环路的工作原理3

3.1锁相环路的组成3

3.1.1鉴相器（PD）3

3.1.2压控振荡器（VCO）3

3.2锁相环路的基本特性4

4常用集成锁相环路CD4046简介4

4.1鉴相器PDI和PDII5

4.2压控振荡器VCO6

5各单元电路的工作原理6

5.1参考振荡器的工作原理6

5.2参考分频器的工作原理7

5.3可变分频器和分频比控制器的工作原理8

5.4消抖动电路的工作原理8

5.5数码显示电路的工作原理8

6数字频率合成器的设计9

7电路的调试12

7.1调试仪器12

7.2调试的步骤12

7.3测试结果12

结论14

参考文献14

图115

1引言

现代通信系统中，为确保通信的稳定与可靠，对通信设备的频率准确率和稳定度提出了极高的要求.随着电子技术的发展，要求信号的频率越来越准确和越来越稳定，一般的振荡器已不能满足系统设计的要求。

晶体振荡器的高准确度和高稳定度早已被人们认识，成为各种电子系统的必选部件。

但是晶体振荡器的频率变化范围很小，其频率值不高，很难满足通信、雷达、测控、仪器仪表等电子系统的需求，在这些应用领域，往往需要在一个频率范围内提供一系列高准确度和高稳定度的频率源，这就需要应用频率合成技术来满足这一需求。

1.1设计指标：

1.要求频率合成器输出的频率范围

；

2.频率间隔为

；

3.基准频率采用晶体振荡频率，要求用数字电路设计，频率稳定度应优于

4.数字显示输出频率；

5.频率调节采用计数方式，电路设计中要求有消抖动设计。

1.要求设计出数字锁相式频率合成器的电路。

2.数字锁相式频率合成器的各部分参数计算和器件选择。

3.数字锁相式频率合成器的仿真与调试。

2数字频率合成器的组成

2.1直接式频率合成器

典型的直接式频率合成器组成框图如图4-1所示。

它由参考振荡器、参考分频器、鉴相器（PD）、环路滤波器（LF）、压控振荡器（VCO）和可编程分频器等部分组成。

2.2吞脉冲式频率合成器

吞脉冲式频率合成器也称变模分频频率合成器。

在直接式频率合成器中，VCO的输出频率是直接加在可编程分频器上的。

目前可编程分频器还不能工作到很高的频率，这就限制了这种合成器的应用。

加前置分频器后固然能提高合成器的工作频率，但这是以降低频率分辨力为代价的。

若以减小参考频率的办法来维持原来的频率分辨力，这又将造成转换时间的加长。

最好的办法在不改变频率分辨力的同时提高合成器输出频率的有效方法之一是采用变模分频器，也称吞脉冲技术。

它的工作速度虽不如固定模数的前置分频器那么快，但比可编程分频器要快得多。

吞脉冲式频率合成器组成框图如图4-2所示。

3锁相环路的工作原理

锁相环（PLL）是一个相位误差控制系统，利用反馈控制原理实现频率及相位的同步技术。

锁相环通过比较输入信号和压控振荡器输出频率之间的相位差，产生误差控制电压来调整压控振荡器的频率，以达到与输入信号同频。

3.1锁相环路的组成

锁相环路的基本组成框图如图4-3所示。

它由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。

其中，PD和LF构成反馈控制器，而VCO就是它的控制对象。

3.1.1鉴相器（PD）

鉴相器的组成框图如图4-4所示，它是一个相位比较装置。

它把输入信号和压控振荡器的输出信号的相位进行比较，产生对应于两信号相位差的误差电压。

3.1.2压控振荡器（VCO）

压控振荡器是振荡频率受控制电压控制的振荡器。

实际上是一种电压-频率变换器。

可以通过改变控制电压来改变压控振荡器的频率。

压控振荡器频率随控制电压变化的曲线称为压控特性曲线。

压控特性曲线一般为非线性，如图4-9所示。

3.2锁相环路的基本特性

（1）捕捉与锁定特性

若锁相环路原本处于失锁状态，由于环路的调节作用，最终进入锁定状态，这一过程，称环路捕捉过程。

在没有干扰的情况下，环路一经锁定，其输出信号频率等于输入信号频率。

（2）自动跟踪特性

若环路原本处于锁定状态，由于温度或电源电压的变化，使VCO输出频率变化，或者输入信号频率变化，通过环路自动相位控制作用，使VCO相位（频率）不断跟踪输入信号的相位（频率），这个过程称跟踪过程，或同步过程。

（3）锁相环路的捕捉带与同步带

环路能捕捉的最大起始频差范围称捕捉带或捕捉范围，记作ΔfP。

环路所能跟踪的最大频率范围称同步带，记作ΔfH。

当f0＞fP时，环路将不能锁定。

当f0＞fH时，环路将不能跟踪。

一般有fH＞fP。

4常用集成锁相环路CD4046简介

CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046是带有RC型VCO的锁相环路，属于低频锁相环路。

采用16脚双列直插式，图4-11为CD4046的内部功能框图和构成锁相频率合成器时的外围元件连接图。

从图中可以看出，CD4046主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。

芯片内含有一个低功耗、高线性VCO，两个工作方式不同的鉴相器PDI和PDII，A1为PDI和PDII的公用输入基准信号放大器，源跟随器A2与VCO输入端相连是专门作FM解调输出之用的，此外还有一个6V左右的齐纳稳压管。

CD4046的内部功能框图

各引脚功能如下：

1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。

2脚相位比较器Ⅰ的输出端。

3脚比较信号输入端。

4脚压控振荡器输出端。

5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

6、7脚外接振荡电容。

8、16脚电源的负端和正端。

9脚压控振荡器的控制端。

10脚解调输出端，用于FM解调。

11、12脚外接振荡电阻。

13脚相位比较器Ⅱ的输出端。

14脚信号输入端。

15脚内部独立的齐纳稳压管负极。

4.1鉴相器PDI和PDII

CD4046芯片内的鉴相器PDI是一个数字逻辑异或门，由于CMOS门输出电平在0～VDD之间变化。

所以只要用简单的积分电路就可以取出平均电平，因而使锁项环路的捕捉范围加大。

该鉴相器主要应用在调频波的解调电路中。

PDII是一个由边沿控制的数字比相器和互补CMOS输出结构组成的三态输出式鉴相器。

由于数字比相器仅在ui和uv的上跳边沿起作用，因而该鉴相器能接收任意占空比的输入脉冲，即非常窄的脉冲。

PDII的工作过程可用图4-12所示波形图来表示。

14脚ui信号出现上跳变时，13脚也上跳输出高电平，3脚uv信号出现上跳变时，13脚下跳输出低电平；

ui、uv同时触发时，13脚呈现高阻状态。

因此，PDII可以使uv和ui严格同步，它常被应用在锁相频率合成器中。

采用PDII的锁项环其锁定范围等于捕捉范围，与环路滤波器关系不大。

4.2压控振荡器VCO

CD4046内部的VCO是一个电流控制型振荡器，其振荡频率与控制电压Ud之间的关系可以用下式表示：

式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。

式中的第二项为常数项，也就是VCO的最低振荡频率fomin。

当R4的增大到12脚开路时，fomin减小至零。

式中第一项为Ud的函数，当R3＞10k时。

f0与Ud基本呈直线性关系。

5各单元电路的工作原理

5.1参考振荡器的工作原理

参考振荡器可采用门电路（74LS系列或CD系列）与标称石英晶体构成振荡器。

石英晶体振振器的电路符号、等效电路、电抗曲线如图4-14所示。

从石英晶体谐振器的电抗特性可以看出，在串、并联谐振频率之间很狭窄的工作频带内，它呈电感性。

因而石英振荡器可以工作于感性区，也可以工作于串联谐振频率上，但不能使用容性区。

根据晶体在振荡电路中的不同作用，振荡电路可分为两类：

一类是石英晶体在电路中作为等效电感元件使用，这类振荡器称为并联型晶体振荡器；

另一类是把石英晶体作为串联谐振元件使用，使它工作于串联谐振频率上，称为串联型晶体振荡器。

5.2参考分频器的工作原理

1、二-五-十进制计数器74390逻辑符合和逻辑功能

图4-17中的计数器为二－五－十进制异步计数器，在一片74LS390集成芯片中封装了2个二－五－十进制的异步计数器。

所谓二－五－十进制异步计数器是由一个二进制计数器和一个五进制计数器组合而成的，每个二－五－十进制分别有各自的清零端CLR。

如需实现十进制计数器功能应将Q0与CP1相连或将Q3与CP0相连。

这两种连接方式是构成的十进制计数器计数的结果相同，但其编码结果不同，如图4-18。

2、由两片74390计数器构成4000分频器电路，产生1KHz基准参考信号。

电路接线图如图4-19所示。

图中输入信号为4MHz方波信号，输出为1KHz方波信号。

5.3可变分频器和分频比控制器的工作原理

可逆计数器CD4510

CD4510是4位加/减法的十进制计数器，计数器的方向由控制输入端U/D控制。

当U/D为高电平时，则为加法计数器，当U/D为低电平时，则为减法计数器。

5.4消抖动电路的工作原理

基本RS触发器虽然电路简单，但具有广泛的用途。

图4-24（a）是在时序电路中广泛应用的消抖动开关电路的原理电路。

5.5数码显示电路的工作原理

数码显示电路如图4-25所示。

由共阴极七段数码器LC5011和显示译码器CD4511构成。

6数字频率合成器的设计

1、首先，根据课题给定的设计指标要求，确定系统设计框图。

由于系统工作频率较低，因此可以选择直接式频率合成方案。

根据系统指标要求，选择数字频率合成器系统设计框图如图4-28所示。

2、然后，根据系统框图，确定各个单元电路的结构，并进行元器件选择和参数计算。

（1）集成锁相环路PLL及外接振荡元器件

根据设计指标要求，集成锁相环路可选为CD4046，它包含PD和VCO，最高工作频率为1.4MHz，满足设计要求。

CD4046的内部组成框图及外接元件电路如图4-11所示。

作为频率合成器时，3、4端之间应插入可变分频器N。

根据设计要求，有fomax=99kHz，fomin=1kHz。

CD4046内部的VCO是一个电流控制型振荡器，查资料，其振荡频率与控制电压Ud的关系

式中VGS为耗尽型NMOS三极管的源栅间导通压降，约0.5V左右，VDS为耗尽型PMOS管的漏源饱和压降，约为1V左右。

取电源电压VDD=5V。

取Ct=100pF，如f=1KHz，则R4=3.3MΩ，但VCO频率范围应小于1KHz，取R4=22MΩ。

当Ud=VDD时，VCO维持在最高振荡频率fomax

因此可得：

（2）参考频率和环路滤波器

设环路滤波器的上限截止频率为fH，从滤波的角度考虑，应有fR=（5～10）fH。

若选简单RC低通滤波器，则有：

取fR=1×

103=10fH=10/（2RC），则RC=1/（200）≈1.6（ms）。

若取C=0.033F，则R≈48.48（k）。

最终取R1=51k。

这里选RC比例积分滤波器作环路滤波器，R2＜＜R1，则取C=0.033F，R1=51k，R2=5.1k。

（3）参考振荡器

振荡器电路选用晶体振荡电路，不使电路具有更高的Q值，以提高频率的稳定性。

又由于CMOS电路输入阻抗极高，选用CMOS与非门构成参考振荡器。

为适应低电压工作条件，采用74HC系列。

电路如图4-29所示。

（4）参考分频器

现在要将4MHz的参考振荡频率分频为1kHz，因此分频比R=4000（=10×

10×

4），即用3个十进制计数器和1个四进制计数器级联来实现。

通常实现分频器的电路是计数器电路，因此可以选74LS390为参考分频器。

（5）可变分频器

由于最大可变分频比N=99，且输出方式为十进制方式，因此，可变分频器N应选初始值可预置的十进制计数器。

需要两级这样的计数器可选2片CD4510作为可变分频器。

CD4510是初始值可预置BCD码加减法计数器，要实现f从1-99KHz，分频比N为1-99，采用预置端和清零端来做N进制计数器。

预置数就采用分频比控制计数器个位和十位输出的数据。

如果采用加法，如预置数为60~99复位置数，这时N=99-60+1=40进制，不符合设计要求，显示频率就与锁相环路实际输出的信号频率不同。

由于初始值输入端数据同时也作为VCO输出结果译码显示的输入数据，考虑到二者的一致性，计数器应选减法计数器。

这样数码管显示的值就是输出信号的频率。

（6）分频比控制计数器及消抖动电路

分频比控制计数器是用来产生可变分频器所需要的分频比N。

选用1片74L390（含两级十进制计数器）构成频率调节电路，另用一开关电路来控制计数脉冲的通断。

另外，通常使用的开关是由机械触点实现开关的闭合和断开，由于机械触点存在弹性，闭合后会产生反弹，为了得到稳定的信号，增加消抖动电路。

消抖动电路可以用RS触发器或者门电路（如74LS00）构成。

（7）显示译码器和数码显示器

显示电路用来显示输出频率数值，由于fi=1KHz，N分频后fo=Nfi=N（KHz），因此分频比N即为此数值（单位：

kHz），故可将可变分频器初始值数据作为译码器输入数据。

分频比控制计数器个位和十位输出的数据同时也是译码器的输入数据。

显示器件可以选用LED共阴极数码管，显示译码器选用CD4511与之配合。

7电路的调试

7.1调试仪器

三路直流稳压电源（SG1732SC2A）、多功能计数器（NFC-1000C-1）、数字示波器、万用表。

7.2调试的步骤

1.晶体振荡器输出频率的测量：

将晶体振荡器输出的信号接入多功能计数器接头上，测量晶体产生的频率。

2.1/M分频器输出频率的测量：

测量74ls390（11）脚输出频率。

3.锁相环的扑捉带和同步带测试方法：

锁相环的CD4046（14）脚接频率为1KHz的方波，同时U10_3脚也接该示波器调整使其两个波形频率相等，即达到锁定状态。

7.3测试结果

结论

通过本次实验，使自己对锁相环的工作原理及其应用有了较深的理解，锁相环应用愈广，锁相环是在无线电发射中使频率较为稳定的一种方法。

调试时应该分模块进行调试，每个模块都测试成功之后再测试整体，这样可以更好的检查出问题所在。

就比如这次实验，刚开始时，晶振不起振，这时我就用函发直接输入一个4MHz的频率作为频率源，检测M分频的输出是否正常，在检测M分频过程中，发现CD4046（14）脚输入为1KHz。

但是在检测锁相环（PLL）CD4046（4）脚时发现输出频率不正常，发现锁相环处于失锁，拆开锁相环外围电路，进行分部检测调试最终输出结果测量。

参考文献

1华永平，张智伟，徐瑞亚，王海荣.模拟电子技术与应用.北京:

电子教育出版社，2010

2贾立新，王涌，等.电子系统设计与实践.第2版.北京:

清华大学出版社,2011

3李玲.数字逻辑电路测试与设计.北京:

机械工业出版社，2009

图1数字频率合成器的设计