可编程逻辑器件数字系统设计与PLD应用技术Word文件下载.docx

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本课程的先修课程为电路分析基础、C语言程序设计、数字逻辑电路等信息与通信类专业基础课。

Ⅱ.课程内容与考核目标

试卷中对不同能力层次的试题比例大致是：

“识记”为10%、“理解”为30%、“应用”为60%。

第一章EDA技术概述

一、课程内容

1、EDA技术及其发展

2、Top-down设计

3、数字设计的流程

4、常用的EDA软件工具

5、EDA技术的发展趋势

二、学习目的与要求

本章介绍的是EDA技术的发展，要求掌握数字设计的流程及常用EDA软件工具。

三、考核知识点与考核要求

1、EDA技术及其发展，要求达到“识记”层次。

2、Top-down设计，要求达到“识记”层次。

3、数字设计的流程，要求达到“理解”层次。

4、常用的EDA软件工具，要求达到“识记”层次。

5、EDA技术的发展趋势，要求达到“识记”层次。

第二章FPGA/CPLD器件

1、PLD器件概述

2、PLD的基本原理与结构

3、CPLD的原理与结构

4、FPGA/CPLD的编程与配置

5、FPGA/CPLD器件概述

6、FPGA/CPLD的发展趋势

本章介绍的是PLD器件的概述，要求掌握PLD的原理与结构。

1、PLD器件概述，要求达到“识记”层次。

2、PLD的基本原理与结构，要求达到“识记”层次。

3、低密度PLD的原理与结构，要求达到“识记”层次。

4、CPLD的原理与结构，要求达到“理解”层次。

5、FPGA的原理与结构，要求达到“识记”层次。

6、FPGA/CPLD的编程元件，要求达到“识记”层次。

7、边界扫描测试技术，要求达到“识记”层次。

8、FPGA/CPLD的编程与配置，要求达到“识记”层次。

9、FPGA/CPLD器件概述，要求达到“识记”层次。

10、FPGA/CPLD的发展趋势，要求达到“识记”层次。

第三章QuartusII集成开发工具

1、基于QuartusII进行EDA设计开发的流程

2、QuartusII原理图设计

3、QuartusII的时序分析

4、编译和仿真

5、计数器74161设计举例

基于QuartusII进行EDA设计开发的流程以及QuartusII原理图设计、时序分析、编译和仿真等，计数器74161设计举例。

1、基于QuartusII进行EDA设计开发的流程，要求达到“理解”层次。

2、QuartusII原理图设计方法，要求达到“应用”层次。

3、基于QuartusII，用74283（4位二进制全加器）设计实现一个8位全加器，并进行综合和仿真，查看综合结果和仿真结果，要求达到“应用”层次。

4、QuartusII的优化设置方法，要求达到“识记”层次。

5、QuartusII的时序分析，要求达到“识记”层次。

6、基于宏功能模块的设计，要求达到“识记”层次。

7、锁相环模块，要求达到“识记”层次。

第四章Verilog设计初步

1、Verilog简介

2、Verilog模块的结构

3、Verilog基本组合电路设计

4、Verilog基本时序电路设计

通过本章学习，正确掌握Verilog语言的基本概念、语法特征，要求应用Verilog语言来描述各种实际的电路。

要求掌握基于Verilog语言的组合逻辑电路设计和时序逻辑电路设计。

1、Verilog语言的特点，要求达到“识记”层次。

2、Verilog模块的结构，要求达到“理解”层次。

3、Verilog基本组合电路设计方法，要求达到“应用”层次。

例：

三人表决电路的Verilog描述

4、Verilog基本时序电路设计方法，要求达到“应用”层次。

第五章Verilog语法与要素

1、Verilog语言要素

2、常量

3、数据类型

4、参数

5、向量

6、运算符

本章介绍的是Verilog语法与要素，要求掌握Verilog语言里的常量、数据类型等各种参数。

1、Verilog语言要素，要求达到“识记”层次。

2、常量，要求达到“理解”层次。

3、数据类型，要求达到“识记”层次。

4、参数，要求达到“识记”层次。

5、向量，要求达到“识记”层次。

6、运算符，要求达到“理解”层次。

第六章Verilog行为语句

1、过程语句

2、块语句

3、赋值语句

4、条件语句

5、循环语句

6、编译指示语句

7、任务与函数

8、顺序执行与并发执行

本章介绍的是Verilog行为，要求掌握Verilog语言里的各种不同语句的用法。

1、过程语句（initial、always），其中initial要求达到“识记”层次。

always要求达到“理解”层次。

2、块语句（begin-end、fork-join），其中begin-end要求达到“理解”层次。

fork-join要求达到“识记”层次。

3、赋值语句（assign、=、<

=），要求达到“理解”层次。

4、条件语句（if-else、case、casez、casex），要求达到“理解”层次。

5、循环语句（for、forever、repeat、while），要求达到“理解”层次。

6、编译指示语句（`define、`include、`ifdef、`else、`endif），要求达到“识记”层次。

7、任务（task）与函数（function），要求达到“识记”层次。

8、顺序执行与并发执行，其中并发执行l要求达到“识记”层次。

顺序执行要求达到“理解”层次。

9、顺序执行的例子，要求达到“应用”层次。

第七章Verilog设计的层次与风格

1、结构（Structural）描述

2、行为（Behavioural）描述

3、基本组合电路设计

4、基本时序电路设计

通过本章学习，要求掌握Verilog语言设计几种常用的描述方法，并能够编写基本组合逻辑电路的设计程序和时序逻辑电路的设计程序。

1、Verilog设计的层次，要求达到“识记”层次。

2、结构（Structural）描述，要求达到“识记”层次。

3、行为描述的特点，要求达到“识记”层次。

4、门元件的调用，要求达到“理解”层次。

5、行为描述的应用，要求达到“应用”层次。

行为描述的1位全加器

6、数据流描述特点，要求达到“识记”层次。

数据流描述的1位全加器，要求达到“应用”层次。

第八章Verilog设计进阶

1、加法器设计

2、乘法器

3、数字跑表

4、实用多功能数字钟

通过本章学习，要求能够利用Verilog语言设计几种常用的数字系统，为今后的系统设计打下一个良好的基础。

1、加法器设计，要求达到“应用”层次。

2、乘法器，要求达到“理解”层次。

3、数字跑表，要求达到“应用”层次。

4、设计一个可预置的16进制计数器，要求达到“应用”层次。

5、实用多功能数字钟，要求达到“应用”层次。

实践环节

一、类型

课程实验

二、考核目的与要求

通过上机及使用EDA实验开发系统，加深对课程内容的理解，增加感性认识，提高VerilogHDL软件

设计、编写及程序调试能力。

要求所编的程序能正确运行，并提交实验报告。

实验报告的基本要求为：

1、需求分析：

陈述程序设计的任务，强调实验要做什么，明确规定：

（1）输入的形式；

（2）输出的形式；

（3）程序所能达到的功能；

（4）测试：

包括正确的输入和仿真输出结果以及实验系统的输出结果。

2、概要设计：

说明所用到的开发工具、实验的系统、层次设计关系。

3、详细设计：

提交带注释的VHDL语言程序或以原理图输入电路图。

4、调试分析：

（1）调试过程中所遇到的问题及解决方法；

（2）经验与体会；

（4）测试结果：

答应设计输入所实现的结果。

三、实验大纲

实验总时数为16学时。

《数字系统设计与PLD应用技术》课程实验

实验一QuartusII工具软件的使用方法

内容：

1、QuartusII输入设计法的编辑、编译、仿真和编程下载的操作过程。

2、EDA试验仪的使用方法。

实验二原理图设计实验

1、用原理图输入法设计设计一位全加器电路，并完成相应的编辑、编译、仿真和编程下载的操作。

2、用设计好的一位全加器电路，设计4位加法器电路，掌握用原理图输入法实现数字系统的层次化设计。

实验三VerilogHDL编程实验

（1）

1、用VerilogHDL设计编码器（CT74138）和优先编码器电路。

2、完成编码器设计的编辑、编译、仿真和编程下载的操作。

实验四VerilogHDL编程实验

（2）

1、用VerilogHDL设计计数器（CT74161和CT74160）电路。

2、完成计数器设计的编辑、编译、仿真和编程下载的操作。

实验五VerilogHDL编程实验（3）

1、用VerilogHDL设计分频器电路。

2、完成分频器设计的编辑、编译、仿真和编程下载的操作。

实验六系统实验

（1）

1、完成计时器系统电路的设计。

2、完成计时器系统电路的编辑、编译、仿真和编程下载的操作。

实验七系统实验

（2）

1、按键加法减法电路的设计。

2、完成按键计数电路的编辑、编译、仿真和编程下载的操作。

实验八系统实验（3）

1、电子日历的设计。

2、完成电子日历电路的编辑、编译、仿真和编程下载的操作。

Ⅲ.有关说明与实施要求

一、关于课程内容与考核目标中相关提法的说明

本课程的考核目标共分为三个能力层次：

识记、理解和应用，他们之间是递进等级的关系，后者必须建立在前者基础上。

其具体含义为：

识记：

能知道有关的名词、概念、知识的含义，并能正确认识和表述，是最低层次的要求。

理解：

在识记的基础上，能全面把握基本概念、基本原理、基本方法，能掌握有关概念、原理、方法的区别与联系，是较高层次的要求。

应用：

在理解的基础上，能运用基本概念、基本原理、基本方法分析和解决有关的理论问题和实际问题。

“应用”一般分为“简单应用”和“综合应用”，其中“简单应用”指在理解的基础上能用学过的一两个知识点分析和解决简单的问题；

“综合应用”指在简单应用的基础上能用学过的多个知识点综合分析和解决比较复杂的问题，是最高层次的要求。

二、教材

《数字系统设计与VerilogHDL》第四版，王金明主编，电子工业出版社出版，2011年版。

三、学习指导方法

自学能力的培养是至关重要的，如果能掌握良好的自学方法，将起到事半功倍的效果。

为了有助于自学，以便能更好的掌握这么课程，希望同学们在自学过程中注意以下几点：

1、学生自学时，应先仔细阅读本大纲，明确大纲规定的课程内容和考试目标及所列各章中考核的知识点和考核要求，以便突出重点，有的放矢地掌握课程内容。

2、在了解考试大纲内容的基础上，根据考核知识点和考核要求，认真阅读教材，把握各章节的具体内容，吃透每个知识点，对基本概念和基本原理必须深刻理解，对基本方法牢固掌握，并融会贯通，在头脑中形成完整的内容体系。

3、在自学各章节内容时，能够在理解的基础上加以记忆，切勿死记硬背；

同时在对一些知识内容进行理解把握时，联系实际问题思考，从而达到深层次的认识水平。

4、为了提高自学效果，应结合自学内容，尽可能的多看一些例题和动手做一些练习。

在指定教材中，每张中均提供了例题，这些例题多为实际应用的例子，具有代表性，考生应在自学过程中仔细阅读，从而帮助理解概念和应用知识；

此外，在各章末均附有丰富的习题，动手做练习是达到理解、记忆、应知应会的好办法。

四、课程学分

本课程总共五个学分，其中含实验一学分。

五、对社会助学的要求

1、熟知考试大纲对课程提出的总要求和各章的知识点。

2、掌握各知识点要求达到的能力层次，并深刻理解对各知识点的考核目标。

3、辅导时，应以考试大纲为依据，制定的教材为基础，不要随意增删内容，以免与大纲脱节。

4、辅导时，应对学习方法进行指导。

提倡“认真阅读教材，刻苦钻研教材，主动争取帮助，依靠自己学通”的方法。

5、辅导时，要注意突出重点，对学生提出的问题，不要有问即答，要积极启发引导。

6、注意对应考者能力的培养，特别是对自学能力的培养，要引导学生逐步学会独立学习，在自学过程中善于提出问题，分析问题，做出判断，解决问题。

7、要使学生了解试题的难易与能力层次高低两者不完全是一回事，在各个能力层次中会存在不同难度的试题。

六、关于命题考试的若干规定

1、本大纲各章所提到的内容和考核目标都是考试内容。

2、试卷中对不同能力层次的试题比例大致是：

3、试题难易程度应合理：

易、较易、较难、难比例为：

2：

3：

2。

4、每份试卷中，各类考核点所占比例约为：

重点占65%，次重点占25%，一般占10%。

5、本课程命题采用的基本题型包括填空题、简答题、程序分析、程序设计等。

6、考试采用闭卷笔试，考试时间150分钟，采用百分制评分，60为及格。

附录题型示例（样题）

一、填空题（20分）

1、模块声明包括________、___________、________几个模块。

2、宽度为1位的变量称为___________。

二、简答题（20分）

1、基于FPGA/CPLD的数字系统设计流程包括哪些步骤？

三、程序分析题（20分）

试分析下述VerilogHDL程序所描述的逻辑功能：

modulecount4（out,reset,clk）;

inputreset,clk;

outputreg[3:

0]out;

always@（posedgeclk）

begin

if（reset）out<

=0;

elseout<

=out+1;

end

endmodule

四、程序设计题（40分）

1、用VerilogHDL语言设计一个四人表决器，Y为输出1表示通过，0表示没通过，（A,B,C,D）为四个输入，要求：

（1）、给出Y的逻辑表达式；

（2）、利用VerilogHDL语言编写程序实现四人表决器功能。

2、用Verilog设计一个8位二进制加法计数器，带异步复位端口。