EDA课设占空比可调分频器设计报告Word下载.docx

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从题目可知系统功能分为分频和占空比可调两个部份，由于系统要求是能发生占空比为3:

10的波形，故先对输入波形十分频，然后调解其占空比为3:

10.由于十分频后频率达不到系统要求，故在分频器前加锁相环起到倍频作用，总电路功能是对输入信号四分频并任意调剂其占空比，知足设计要求。

关键字：

分频器，占空比可调，EDA一、系统设计一、设计要求原设计要求：

占空比3:

新扩展要求：

占空比任意可调，对任意输入信号四分频。

方案一：

先通过锁相环把频率扩大为原先的倍，假设系统输入频率为12MHz，那么锁相环输出频率为30MHz，再把30MHz的方波经分频器十分频，同时按输入的占空比值调剂占空比（例如，输入3，那么占空比为30%），即可取得设计要求的波形。

方案二：

通过锁相环直接调剂输入波形的占空比，输出12MHz（锁相环输出频率须大于10MHz，故不能直接输出3MHz的波形），占空比为3:

10的波形，再通过四分频器输出3MHz的波形。

方案对照：

两种方案均能实现设计要求，但方案一能够实现任意调剂占空比，方案二只能输出固定为3:

10占空比的波形，可知方案一更为先进而有效。

应选用方案一。

二、单元电路设计锁相环原理：

锁相环是一种基于输入信号与输入信号反馈给振荡操纵器的信号之间的相位差的闭环频率操纵系统。

它是闭环操纵回路，正常工作时，输出频率锁定输入频率。

当把输出信号通过度频器N分频后，再反馈到输入，输出确实是N倍频。

因此锁相环能够实现倍频功能。

本方案用锁相环将输入信号（12MHz）倍频到30MHz，再把30MHz输入分频器。

分频器源程序：

LIBRARYIEEE;

USE挪用相关库USEclkdivIS-实体声明PORT（clk:

INSTD_LOGIC;

-概念输入端口外部时钟clkA:

INSTD_LOGIC_VECTOR（3DOWNTO0）;

-概念输入端口A（用于输入预设占空比）clk_div4:

OUTSTD_LOGIC）;

-概念输出端口输出波形clk_div4ENDENTITYclkdiv;

ARCHITECTURErtlOFclkdivIS-结构体声明SIGNALcount:

STD_LOGIC_VECTOR（3DOWNTO0）;

-概念四位矢量信号countBEGINPROCESS（clk）BEGINIF（clkeventANDclk=1）THEN-当clk为上升沿时IF（count=1001）THEN-当count=1001即十进制10时Count0）;

-count清零ELSECount=0000）THENIF（count=A）THEN-当0000=A时Clk_div4=1;

-clk_div为高电平ELSEClk_div4=0;

-clk_div为低电平ENDIF;

ENDIF;

ENDPROCESS;

ENDARCHITECTURErtl;

三、软件设计1.软件设计平台：

QUARTUSII软件。

QuartusII是的综合性PLD/FPGA开发，支持原理图、VHDL、VerilogHDL和AHDL（AlteraHardwareDescriptionLanguage）等多种设计输入形式，内嵌自有的综合器和，能够完成从设计输入到硬件配置的完整PLD设计流程。

集系统级设计、可编程于一体，是一种综合性的开发平台。

QuartusII提供了完全集成且与电路结构无关的开发包环境，具有数字逻辑设计的全数特性，包括：

可利用原理图、结构框图、VerilogHDL、AHDL和VHDL完成电路描述，并将其保留为设计实体文件；

芯片（电路）平面布局连线编辑；

功能壮大的逻辑综合工具；

完备的电路功能仿真与时序逻辑仿真工具；

按时/时序分析与关键途径延时分析；

可利用SignalTapII逻辑分析工具进行嵌入式的逻辑分析；

支持的添加和创建，并将它们链接起来生成编程文件；

利用组合可一次完成整体设计流程；

自动定位编译错误；

高效的期间编程与验证工具；

可读入标准的EDIF网表文件、VHDL网表文件和Verilog网表文件；

能生成第三方EDA利用的VHDL网表文件和Verilog网表文件。

：

新建VHDL文件，编写分频器程序，由程序生成原理图模块，再添加锁相环，组成整个原理图，编译并仿真。

总原理图如下程序流程图四、系统测试软件：

QuartusII芯片：

EP2C5T144C8在工程中新建波形文件，对程序进行功能仿真，输入信号为12MHz，故设定clk的周期为，如以下图从仿真结果能够看出，副光标距离主光标为，那么输出信号的频率为符合要求。

能够直接看出占空比为3:

10.也可通过计算得知，如以下图符合要求。

（副光标显示的是与主光标的距离而不是实际坐标）有进行引脚锁定和连接示波器测试，可是由于不明缘故示波器图像十分不准确没有拍照。

（通过验收的学长现场调试证明，示波器直接接固定频率的信号源显示的图像都十分不准确，学长说能够不看硬件）五、结论符合要求符合要求通过该EDA课程设计，我对EDA技术有了更深层次的熟悉，透彻明白得了分频器和锁相环的相关知识，尽管课题不是很难，可是每一个设计要求都隐藏玄机，要求占空比为3:

10，而不是简单的等占空比的二分频，四分频，考验了我对分频器原理的深层明白得，使我能设计出任意分频的分频器，要求输出频率为3MHz，使得不能单单用锁相环输出相应波形，但又必需利用锁相环对输入频率进行倍频，更让我对本来一知半解的锁相环原理有了深层的熟悉。

做完那个课设，感觉真是收成颇丰。

六、参考文献潘松,黄继业EDA技术与VHDL（第4版）-清华大学出版社七、附录整体原理图：

USEclkdivISPORT（clk:

A:

clk_div4:

ENDENTITYclkdiv;

ARCHITECTURErtlOFclkdivISSIGNALcount:

BEGINPROCESS（clk）BEGINIF（clkeventANDclk=1）THENIF（count=1001）THENCount0）;

ELSECount=0000）THENIF（count=A）THENClk_div4=1;

ELSEClk_div4=0;