数字电子技术复习题文档格式.docx
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T=（C）。
6.
对于
D触发器，若C=Q,
则可完成（
触发器的逻辑功能。
SR
B.
JK
C.
D.
7.
把一个二进制计数器与一个九进制计数器串联可得到（
）进制计数器。
A.2
B.11
C.9
D.18
8.一个五位的二进制加法计数器，由
00000状态开始,
问经过170个输入脉冲后，此
计数器的状态为
A）00111
B）00101C
）01000D
01010
9.下列信号中,
）是数字信号。
A.交流电压B
•开关状态C•交通灯状态D•无线电载波
10.十进制数24用8421BCD码表示为（B）。
A.10100B.00100100C.100100D.10100
CMOS!
非门
A.三态（TSL）门B.集电极开路（OC）门C.漏极开路（OD）门
C寄存器D编码器
B）位二进制数码的寄存器。
A.0B.QC
D.10
16.一个五位的二进制加法计数器，由
问经过172个输入脉冲后，此
A）00111B）00101C
三、判断题（正确打V,错误的打X）
1.数字电路中用“1”和“0”分别表示两种状态，二者无大小之分。
2.优先编码器的编码信号是相互排斥的，不允许多个编码信号同时有效。
3.
由逻辑门构成的电路一定是组合逻辑电路。
4.
时序逻辑电路按照其触发器是否有统一的时钟控制分为同步时序电路和异步时序电路。
5.
由或非门构成的基本SR锁存器，当R=S=0时，触发器的状态为不定。
（X）
触发器有两个稳定状态：
Q=1称为“1”状态；
Q=0称为“0”状态。
（V）
对JK触发器，在时钟信号CP为高电平期间，当J=K=1时，状态会翻转一次。
（X）
8.
二进制异步加计数器若用上升沿触发的D触发器组成，则应将低位触发器的Q端与相邻高一位触
发器的时钟信号CP相连。
9.
若两个函数具有不同的真值表，则两个逻辑函数必然不相等。
10.
逻辑函数F=A+B+CD的反函数F=Ab（C+D）。
（
用数据选择器可实现时序逻辑电路。
12.
编码与译码是互逆的过程。
（V）
13.
格雷码具有任何相邻码只有一位码元不同的特性。
14.
15.
一个最简的逻辑电路设计方案就是一个最佳的方案。
16.
二进制译码器相当于是一个最小项发生器，便于实现组合逻辑电路。
17.
SR锁存器的约束条件RS=O表示不允许出现R=S=1的输入。
18.
Q=0称为“0”状态。
19.
若要实现一个可暂停的一位二进制计数器，控制信号
A=0计数，A=1保持,
可选用T触发器,
且令
T=A。
（X）
20.
二进制异步加计数器若用下降沿触发的D触发器组成，则应将低位触发器的
Q端与相邻高一位
触发器的时钟信号CP相连。
21.若两个函数具有不同的逻辑函数式，则两个逻辑函数必然不相等。
22.编码与译码是互逆的过程。
23.逻辑函数两次求反则还原，逻辑函数的对偶式再作对偶变换也还原为它本身。
24.D触发器的特性方程为Qn+1=D,与Qn无关，所以它没有记忆功
四、化简题
写出其最简与-或表
1.用卡诺图化简法化简逻辑函数L（ABCD）=刀m0,2,5,7,8,10,13,15）
达式及最简或-与表达式。
（2）画包围圈合并最小项，得最简与-或表达式
LBDBD……3'
由最简与-或表达式，可得最简或-与表达式为
2.分别用卡诺图法的圈“1”法和圈“0”法化简下列逻辑函数:
L（ABe,D=》mo〜3,5〜11,13〜15）
LBeD……3'
ABCACD。
LBCD
对L求非
LBCDBCD……3'
两种方法化简结果相同。
（b）
（c）
图题
五、分析设计题
1.试用一片74HC138和适当的逻辑门实现函数实现函数
Y4策Y3丫7
2.试分析图题所示逻辑电路的功能。
解：
（1）根据逻辑图写出输出函数的逻辑表达式
SABCi1……2'
G（AB）Ci1ABAB（AB）G1……2'
A
B
C-1
S
C
1
（2）列写真值表
（3）确定逻辑功能
请画出其状态表和状态图。
CP
FFi
Y
2'
（1）该电路是由两个T触发器组成的同步时序电路。
（2）①根据电路列出三个方程组
输出方程组:
Y=AQQ
激励方程组:
To=A
Ti=AQ
状态方程组:
将激励方程组代入T触发器的特性方程
Qn1TQnTQn
TQn得
Qon
Q：
1AQon
1（AQo）Q：
2'
②根据状态方程组和输出方程列出状态表
③画出状态图
4.试用74LVC161设计一个计数器，其计数状态为自然二进制数
1001-1111。
由题意可知，该计数器共有7个状态，为7进制计数器。
由于74LVC161为具有异步清零和同步置数功能的集成计数器,
根据题意可采用同步置数法来设
计该计数器，其逻辑电路图如下。
3'
ABCAB。
5.试用8选1数据选择器74HC151产生逻辑函数LABC
把所给的函数式变换成最小项表达式
LABC
ABCAB（CC）ABCABCABCABC……2'
将上式变换成如下形式
Lm3D3m5D5m6D6m7D7
显然，上式中n、D、
D、D都应该等于1,而式中没有出现的最小项m、m、ra、m都应该等于
0,并将使能端接低电平。
4'
由此可画出其逻辑电路图，如图题所示。
6.分析图题所示组合逻辑电路的逻辑功能。
真值表
0表示正数，1表示负数，正数的
Y、Z分别与对应的输入B、C相同；
而当A为1时，输出Y、Z分别由对应的输入BC取反。
因此,
这个电路逻辑功能是对输入的二进制码求反码。
最高位为符号位,反码与原码相同；
负数的数值部分是在原码的基础上逐位求反。
7.分析图题所示时序电路:
（1）试问它为同步时序电路还是异步时序电路?
（2）请画出其状态表和状态图。
Z2
（1）由于逻辑图中各触发器使用共同的时钟CP故它是同步时序逻辑电路。
Zo=Q,Z=Q,Z2=Q
根据状态方程，可列出状态转换表如下。
根据状态表，可画出其状态图如下。
8.试用74LVC161设计一个计数器，其计数状态为自然二进制数0010~1000。
74LVC161为具有同步置数和异步清零功能的16进制集成计数器，依题意，可借助74LVC161
的同步置数功能来设计该计数器。
具体来说，即将计数器的预置数据输入端
Di、D、
D和D接成初始状态0010，当计数器计数到
74LVC161的同步置数端PE，则在下
状态1000时，由该状态译码产生一个同步置数信号反馈到
制信号消失后，计数器就从被置入的状态开始重新计数。
其逻辑电路图如图题所示。
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