杭电第4章时序仿真与硬件实现.ppt
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第第4章章时序仿真与硬件实现时序仿真与硬件实现4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.1编辑和输入设计文件编辑和输入设计文件任何一项EDA设计都是一项工程，都必须首先为此工程建立一个放置与此工程相关的所有设计文件的文件夹。
不同的设计项目最好放在不同的文件夹中，而同一工程的所有文件都放在同一文件夹中。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.2创建工程创建工程EDAdesignentry/synthesistool用于选择输入的HDL类型和综合工具；EDAsimulationtool用于仿真工具；EDAtiminganalysistool用于选择时序分析工具。
这是除QuartusII自含的所有设计工具以外的第三方的工具，因此，如果都不作选择，则默认选择QuartusII自含的EDA设计工具。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.3全程编译前约束项目设置全程编译前约束项目设置
（1）选择FPGA目标芯片。
（2）选择配置器件的工作方式。
（3）选择配置器件和编程方式。
（4）选择目标器件引脚端口状态。
（5）对双功能引脚进行设置。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.4全程综合与编译全程综合与编译QuartusII编译器是由一系列处理工具模块构成的，这些模块负责对设计项目的检错、逻辑综合、结构综合、输出结构的编辑配置，以及时序分析等。
在这一过程中，将设计项目适配到FPGA/CPLD目标器件中，同时产生多种用途的输出文件，如功能和时序信息文件、器件编程的目标文件等。
编译器首先检查出工程设计文件中可能的错误信息，以供设计者排除，然后产生一个结构化的以网表文件表达的文件。
编译前首先选择Processing-StartCompilation。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真打开波形编辑器。
打开波形编辑器。
File-New-VectorWaveformFile-Zoom-FitinWindow4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真设置仿真时间区域。
设置仿真时间区域。
波形文件存盘。
波形文件存盘。
Edit-EndTime4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真将工程将工程MULT4B的端口信号节点选入波形编辑器中。
的端口信号节点选入波形编辑器中。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真总线数据格式设置和参数设置。
总线数据格式设置和参数设置。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真编辑输入波形数据编辑输入波形数据（输入激励信号输入激励信号）。
4.1Verilog程序输入与仿真测试程序输入与仿真测试4.1.5时序仿真时序仿真仿真器参数设置。
仿真器参数设置。
启动仿真器。
启动仿真器。
观察仿真结果。
观察仿真结果。
Assignment-Settings-Simulationmode-Timing-Simulationperiod-RunsimulationuntilallvectorstimuliareusedProcessing-StartSimulation-启动仿真，直到出现Simulationwassuccessful仿真波形文件SimulationReport通常会自动弹出。
注意QuartusII的仿真波形文件中，波形编辑文件（.vwf）与波形仿真报告文件（SimulationReport）是分开的，故有利于QuartusII从外部获得独立的仿真激励文件。
4.1.6RTL图观察器应用图观察器应用选择Tools-NetlistViewers命令，在出现的下拉菜单中有三个选项：
RTLViewer，即HDL的RTL级图形观察器；TechnologyMapViewer，即HDL对应的FPGA底层门级布局观察器；StateMachineViewer，即HDL对应的状态图观察器。
选择第一项，可以打开工程的RTL电路图。
再双击图形中有关模块，或选择左侧各项，还可逐层了解各层次的电路结构。
4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.1引脚锁定引脚锁定Assignments-AssignmentEditor-LocationsTo:
程序中的端口。
Location:
板子上的引脚，比如PIN_234.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.1引脚锁定引脚锁定To-New-NodeFinder存储引脚锁定的信息后，必须再编译一次，启动StartCompilation4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.2编译文件下载编译文件下载
（1）打开编程窗和配置文件。
）打开编程窗和配置文件。
将编译产生的SOF格式配置文件下载到FPGA中。
安装驱动程序，发现硬件设备。
4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.2编译文件下载编译文件下载
（2）设置编程器。
）设置编程器。
（3）硬件测试。
）硬件测试。
4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.3AS直接编程模式直接编程模式为了使为了使FPGA在上电启动后仍然保持原有的配置文件，并能正常工作，在上电启动后仍然保持原有的配置文件，并能正常工作，必须将配置文件烧写进专用的必须将配置文件烧写进专用的Flash配置芯片配置芯片EPCSx中。
中。
EPCSx是是CycloneI/II/III等系列器件的专用配置器件，等系列器件的专用配置器件，Flash存储结构，编程周期存储结构，编程周期一般一般10万次。
编程模式为万次。
编程模式为ActiveSerial（AS）模式，编程接口为）模式，编程接口为ByteBlasterMV或或ByteBlasterII或或USB-Blaster。
4.2.4JTAG间接编程模式间接编程模式1.将将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件由于AS直接模式下载涉及复杂的保护电路，为了能可靠地下载，可利用JTAG口对EPCS器件进行间接编程的方法。
具体方法使首先将SOF文件转化为JTAG间接编程文件，再通过FPGA的JTAG口，将此文件载入FPGA中，并利用FPGA中载有的对EPCS器件配置的电路结构，向该器件编程。
File-ConvertProgrammingFiles-Programmingfiletype选择JTAGindirectConfigurationFile,后缀.jic-Configuraitondevice选择编程器件型号-Filename输入输出文件名-Inputfilestoconvert-FlashLoader-AddDevice4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.4JTAG间接编程模式间接编程模式1.将将SOF文件转化为文件转化为JTAG间接配置文件间接配置文件SelectDevice选定目标器件的系列和器件。
Inputfilestoconvert-SOFData-AddFile-选择SOF文件。
-OK-Properties-Compression-OK-Generate4.2引脚锁定与硬件测试引脚锁定与硬件测试4.2.4JTAG间接编程模式间接编程模式2.下载下载JTAG间接配置文件。
间接配置文件。
4.2.5USB-Blaster驱动程序安装方法驱动程序安装方法Tool-Programmer-JTAG模式-加入JTAG间接配置文件.jic文件-Start进行编程下载。
为了证实下载后系统是否能正常工作，在下载完成后，必须先关闭系统电源，然后再打开电源，以便启动EPCS器件对FPGA的配置。
最后测试观察工作情况。
D:
alteraquartus90driversuse-blaster4.3电路原理图设计流程电路原理图设计流程1.为本项工程设计建立文件夹为本项工程设计建立文件夹2.建立原理图文件工程和仿真建立原理图文件工程和仿真
（1）打开原理图编辑窗。
）打开原理图编辑窗。
（2）建立一个初始原理图。
）建立一个初始原理图。
4.3电路原理图设计流程电路原理图设计流程
（2）建立一个初始原理图。
）建立一个初始原理图。
（3）原理图文件存盘。
原理图文件存盘。
4.3电路原理图设计流程电路原理图设计流程（4）创建原理图文件为顶层设计的工程。
）创建原理图文件为顶层设计的工程。
（6）测试半加器。
）测试半加器。
（5）绘制半加器原理图。
）绘制半加器原理图。
4.3电路原理图设计流程电路原理图设计流程3.将设计项目设置成可调用的元件将设计项目设置成可调用的元件4.设计全加器顶层文件设计全加器顶层文件4.3电路原理图设计流程电路原理图设计流程5.对设计项目进行时序仿真对设计项目进行时序仿真6.硬件测试硬件测试4.5利用属性表述实现引脚锁定利用属性表述实现引脚锁定第一，必须对应确定的目标器件，且本书中出现的属性语句仅适用于QuartusII；第二，只能在顶层设计文件中定义。
此文件编译后，可通过以上介绍的选择Assignments-Pins命令来查看单个端口的锁定4.6keep属性应用属性应用有时设计者希望在不增加与设计无关的信号连线的条件下，在仿真中也能详细了解定义在模块内部的某数据通道上的信号变化情况。
但往往由于此信号是模块内部临时性信号或数据通道，在经逻辑综合和优化后被精简掉并除名了，于是在仿真信号中便无法找到此信号，也就无法再仿真波形中观察到此信号。
为解决这个问题，可以使用keep属性，通过对关心的信号定义keep属性，告诉综合器把此信号保护起来，不要删除或优化掉，从而使此信号能够完整地出现在仿真信号中。
4.6keep属性应用属性应用4.7SignalProbe使用方法使用方法在对FPGA开发项目的硬件测试过程中，为了了解某项设计内部的某个或某些信号，通常的方法使增加一些外部引出端口，将这些内部信号引导外部以利测试。
待测试结束后再删去这些引脚设置。
然而此类方法的缺点是，当引出仅用于测试的引脚时已改变了原设计的布线布局，导致删去这些引脚后的系统功能未必能还原到原来的功能结构。
为此，可以利用QuartusII的SignalProbe信号探测功能，它能在不改变原设计布局的条件下利用FPGA内空闲的连线和端口将用户需要的内部信号引出FPGA。
4.7SignalProbe使用方法使用方法这个功能与使用keep属性不同。
使用keep属性仅仅是告诉综合器不要把某信号优化掉，以便在仿真文件中能调出来观察。
而SignalProbe探测功能的使用是将不属于端口的，指定的内部信号引到器件外部，以便测试。
当然有时也必须与keep属性的应用联合起来，使得SignalProbe能在器件端口实测到内部某些有可能被优化掉的信号。
4.7SignalProbe使用方法使用方法1.按常规流程完成设计仿真和硬件测试按常规流程完成设计仿真和硬件测试2.设置设置SignalProbePinsTools-SignalProbePins-芯片引脚选项芯片引脚选项-Pinname-Source-Add3.编译编译SignalProbePins测试信息并下载测测试信息并下载测试试Processing-Start-StartSignaProbeCompilation，编译成功后即下载设计文件，编译成功后即下载设计文件于于FPGA中测试。
中测试。
4.8宏模块逻辑功能查询宏模块逻辑功能查询原理图模块的逻辑真值表的查阅方法如下：
Macrofunctions-Messages-Macrofunction项和Old_StyleMacrofunctions项-最后选择
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