ADPLL学习Word文档下载推荐.docx

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单模块描述：

1、鉴相器：

代码中是使用异或（EXOR）鉴相器，输出信号

。

1.当se信号的输出为占空比为50%时（Uin与Uout的相差为90°

），即cnt_dpout_high与cnt_dpout_low个数相同，为零相位误差。

2.当se信号的输出占空比不为50%（Uin与Uout的相差为90°

），即cnt_dpout_high与cnt_dpout_low个数有差别，则存在相位误差。

不过此时要经过同步建立侦查电路来判断是否大于4，来判断是否失锁。

3.相差与相位误差的区别：

当相差为90°

时，此时占空比为50%，所以相位误差为0；

因此规定A处相差90°

为相位误差0°

，从而相位误差为-180°

、180°

、0°

处均为锁相。

二、同步建立侦察电路（代码中有）：

对se为高进行计数cnt_dpout_high，对se为低进行计数cnt_dpout_low。

当cnt_dpout_high与cnt_dpout_low个数相差4以内（即相位误差小于4），则为同步，否则不同步。

3、可变模控制电路：

在锁相过程中，根据量化相位误差的大小准确、自动地调节模数K值的变化，实现对环路带宽的实时控制，大大提高了锁相速度，消除了缩短捕捉时间与减小同步误差的矛盾。

当鉴相器输出的相位误差较大时,这时锁相环环路处于捕获过稅,我们需要使环路尽快的达到锁定状态,所以就需要较大的步进校正量,这就要求除K计数器模块的校值K要较小,所以自动变模控制模块会将相位误差处现成量化值,然后根据这个较大的量化相位误差使模值K变小。

当鉴相器输出的相位误差较小时,这时锁相环环路即将进入锁定状态,我们可以将模值K稍微增大些,使锁相环进入稍慢一些的捕获状态,这时的校正的稍度会稍高一些。

当鉴相器输出的相位误差在零值左右时,这时锁相环达到了锁定状态,就不需要较大的步进校正量了,自动变模控制模块会调节模值K使之增大,以提高全数字锁相环精度。

自动变模控制校块可以分为三个部分,即检测部分、比较部分和控制部分。

4、K计数器（环路滤波）：

时钟为Mf0

去除高频（噪声、干扰）部分，例如高频：

se为加-减-加-减-...,不会导致K计数器发出进位或者借位；

而模值K就相当于滤波器带宽，当加或者减达到模值，则发出进位和借位信号。

①实现一：

包含加计数器和减计数器，当鉴相器输出的se信号为高，则减计数器加1，同时加计数器保持不变；

反之，加计数器加1，减计数器保持不变。

他们计数时互不干扰，这两个计数器的范围都是[0,K-1]。

②实现二：

只包含一个模K的可逆计数器。

当se为高，则进行减计数，达到0时产生一个借位脉冲信号（BORROW）作为“借位”指令；

当se为低，则进行加计数，达到K时产生一个进位脉冲信号（CARRY）作为“进位”指令。

计数容量（模数）K值的大小由自动变模控制器控制。

一般情况下K都是2的整数次幂。

当参考频率增加，异或门鉴相器的输出信号将变为非对称，致使K计数器进位的平均数多于借位（IDout频率增大）。

5、数字控制振荡器DCO：

时钟为2Nf0

I/D电路：

一般与K计数器一起使用，根据进位、借位的指令，实现相位和频率的跟踪和调整。

翻转触发器（Toggle-FF）：

1.没有进位和借位脉冲的情况下：

Toggle-FF在每个ID时钟的上升沿翻转，即把外部参考时钟进行二分频；

2.在有进位和借位每次的情况下：

当有进位信号carry时，在输出的二分频信号中插入半个脉冲（即提前一个ID时钟周期），以提高输出信号的频率；

当有借位信号borrow时，在输出的二分频信号中减去半个脉冲，以降低输出信号的频率。

详细原理如下：

①借位端仅在Toggle-FF处在低电平时有效。

当借位脉冲来到，假如Toggle-FF处在高电平，等待Toggle-FF置低触发借位端，在ID时钟的下一个上升沿，Toggle-FF将置高两个ID时钟周期。

因此，下一个IDout脉冲将滞后一个IDclock（频率减小）。

②进位端仅在Toggle-FF处在高电平时有效。

当进位脉冲来到，假如Toggle-FF处在低电平，等待Toggle-FF置高触发进位端，在ID时钟的下一个上升沿，Toggle-FF将置低两个ID时钟周期。

因此，下一个IDout脉冲将提前一个IDclock（频率增大）。

ID电路的输出为：

6、N分频计数器：

对ID电路的输出信号IDout进行N分频，同时也把ID输出的相位按比例缩小N倍。

因此，N分频器仅仅是一个1/N的“增益模块”。

作用：

基本锁相环结构上增加一个分频器模块，就可以实现输出频率为参考频率的倍频。

关于PLL的阶次：

一个锁相环的阶次（传输函数的极点数）等于环路滤波器的阶次加1。

高阶次的PLL必须提供高阶次的环路滤波器。

高阶ADPLL是由多个ADPLL串联得到。

阅读一：

《高精度自动变模控制全数字锁相环的研究》

核心设计：

高精度的实现：

环路进入同步区后，即使K值较大，并且是具有极小的稳态相差，但由于可逆计数器的连续计数，也会产生周期性的进位和借位脉冲，因而出现不同程度的相位抖动。

若要完全消除相位抖动，可用锁定标志信号suo直接控制可逆计数器的使能端。

当环路进入同步区后可逆计数器停止计数，这样便不会再产生进位和借位脉冲，即消除了相位抖动。

可变模的实现：

P34/72

自动变模控制器模块能够在锁相过程中，根据量化相位误差的大小准确、自动地调节模数K值的变化，实现对环路带宽的实时控制，大大提高了锁相速度，消除了缩短捕捉时间与减小同步误差之间的矛盾。

自动变模控制器由检测电路、比较电路和模数控制电路三部分组成，如下图：

①检测电路：

首先根据assignua=~（qn1&

qn2）;

异或电路对输入输出信号进行相位误差检测，ua为高则有相位误差，反之则无。

②比较电路：

根据误差信号ua置高的时钟clk脉冲数量来判定，进入快速捕获区、慢速捕获区还是锁定区。

③模数控制：

根据state信号所在区，决定输出锁定信号suo是否为高，并且给出每个区所对应的模数值Kmode，分别有：

4’b0011,4’b0101,4’b1001三种模数值。

可改进处：

（1）本软件设计中所采用的实现方案和软件代码设计还有待进一步完善和优化。

系统调试和测试已经通过，基本功能已经实现，但在代码量和执行时间上还有待完善，使得全数字锁相环系统更完善、更符合实时工作特性。

（2）本次设计未做噪声性能分析及版图设计，因此离实际芯片制作还有一定距离，还需要做大量的工作。

（3）进一步考虑如何提高自动变模的控制精度，避免锁相环在捕捉过程中出现连续的同向相位调整，减少因相位超调而产生的振荡。

（4）进一步优化全数字锁相环路的结构，加快锁相速度，提高系统的工作性能。

阅读二：

《基于自适应PI控制的全数字锁相环》--2013.5

适用情况：

当环路输入信号的频率在大的范围内发生变化。

它能够根据输入信号频率的变化自动调节数字环路滤波器和数控振荡器的控制参数,以实现输入信号的频率和相位的跟踪,使系统保持稳定.

背景：

传统的环路滤波器采用脉冲序列低通滤波计数电路，如N-before-M环路滤波器、随机徘徊序列滤波器等，但由于脉冲序列低通滤波计数方法是一个非常复杂的非线性处理过程,难以进行线性近似。

所以,无法采用系统传递函数（是线性的）分析方法确定锁相环的环路控制参数,不能对全数字锁相环的工作性能进行分析,无法达到较高的应用要求。

比例积分实现方法：

DPD输出的相位误差序列分别作为周期性归零可逆计数器和不归零可逆计数器的时钟输入端。

周期性归零可逆计数器是每周期计算值输出的同时被清零一次,不归零可逆计数器是一直计数而不被清零。

两个可逆计数器的计数方向控制信号是由数字鉴相器送来本地估算信号导前或滞后于输入信号的标志信号。

①不归零可逆计数器（K2）相当于一个理想积分环节。

②周期性归零可逆计数器（K1）相当于比例环节。

两者相加的结果即相当于模拟比例积分低通滤波器的功能,但两者又有一个重要的差别。

这是因为模拟电路不可能实现真正地理想积分功能。

而在上述数字环路滤波器中,只要不归零的可逆计数器具有足够的长度,在在整个锁定过程中不会造成溢出,这样就能实现理想积分的功能。

比例（P）控制 

比例控制是一种最简单的控制方式。

其控制器的输出与输入误差信号（幅度）成比例关系。

当仅有比例控制时系统输出存在稳态误差（Steady-stateerror）。

积分（I）控制 

在积分控制中，控制器的输出与输入误差信号的积分成正比关系。

对一个自动控制系统，如果在进入稳态后存在稳态误差，则称这个控制系统是有稳态误差的或简称有差系统（SystemwithSteady-stateError）。

为了消除稳态误差，在控制器中必须引入“积分项”。

积分项对误差取决于时间的积分，随着时间的增加，积分项会增大。

这样，即便误差很小，积分项也会随着时间的增加而加大，它推动控制器的输出增大使稳态误差进一步减小，直到等于零。

因此，比例+积分（PI）控制器，可以使系统在进入稳态后无稳态误差。

自适应控制实现方法：

（倍频值，用线性跟踪算法代替查找表可行？

）

自适应控制器由鉴频模块、参数查找表模块、锁存器和比较器模块组成。

clk为系统时钟,fin为输入信号,鉴频模块将输入信号fin鉴别出来,输出倍频值Q作为参数查找表ROM的内存地址,每个内存地址DATA内存放着与每个输入信号的频率对应一组参数M1、K1和K2。

自适应控制器就是通过参数查找表的方式来实现对环路的参数（K1,K2）和自由振荡频率（M1）进行调节的,最终实现带宽自适应控制,使系统保持稳定。

锁存器的作用是用来存放前一时刻的倍频值,便于比较器将其与当前时刻的倍频值进行比较,对输入信号的频率是否变化进行检测。

系统设计实现：

首先从理论上对基于PI控制的全数字锁相环的性能进行理论分析,并利用MATLAB软件分析了环路参数对系统进行稳态性能和动态性能的影响。

当K1（比例）一定时,K2（积分）越小,则超调量越小,系统越稳定。

当K2一定时,K1越大,则系统响应速度越快,稳定性越好。

当输入信号频率一定时,该系统通过环路控制参数K1、K2来调节输出信号的频率,达到与输入信号的相位同步的目的。

当输入信号频率在大的范围内变化时,则通过改变高位控制码BH实现对频率跟踪,提高锁相速度,实现快速调频。

①第一版：

只能调节相位，固定BH，K1，K2参数控制参数G（即BL），{BH,BL}调节DCO，BH为调频（粗调），BL为调相（细调），不可以自适应。

②第二版：

自适应控制器根据输入信号频率的大小,调节数字环路滤波器和数控振荡器的控制参数,实现输入信号的频率和相位的跟踪,使系统处于稳定状态（论文）。

先根据参考信号跟踪频率，再根据参考信号相位调制，可以根据输入参考信号经过自适应模块，完成参数匹配，然后控制DCO调节频率和相位（我说的）。

从实验结果可以看出,在一个较大的频带范围内,该锁相环对输入信号具有很好的跟踪效果,而且当输入信号频率发生跳变时,能够很快的重新锁定输入信号。

采用累加型的数控振荡器,大大提高了锁相环的锁相速度和精度。

1.改变第一版的频率，不能跟踪，ZSYMK起到了频率跟踪的作用

2.改变两个版本的时间单位及精度，确定下来最后的锁定、捕获时间。

改进1：

用锁定模块的SOU给计数器的使能信号EN反馈，然后加快锁定效率，减少波纹。

改进2：

对查找表ROM进行改进，能够实现在一定宽频范围内对连续变化的频率进行跟踪。

1.当给定一个非节点倍频值的Fin频率，输入端加信号Fout，分别计算并判断Fin与Fout的倍频值大小：

①Fin>

Fout则减小频率控制字（M1），②Fin<

Fout则增大M1。

步进为2’b10。

if（Qin==Qout）

LOAD=1;

//频率相等

elsebegin

LOAD=0;

//

If（Qin>

Qout）

M1=M1+2’b10;

else

M1=M1-2’b10;

End

2.SOU=1后，对DLF进行使能控制，使其停止计数。

（已经实现，有什么效果，书上有写）

3.经QUARTUSII综合修改，代码可综合。

（1）进一步改进DCO的电路结构,提高系统分辨率和频率变化范围。

（2）根据锁频锁相过程的不同特点,研究采用何种算法实现对系统的最佳控制。

（3）改进鉴频模块的结构,使其更加精确地对输入信号的频率进行检测。

（4）改进自适应控制器的结构,能更好的检测环路参数的变化,提高环路的稳态和动态性能，优化查找ROM。

阅读三：

《基于FPGA的全数字锁相环的设计与研究》

若没有进位和借位信号输入DCO的控制器时，则对￡进行二分频，输出频率f=f/（2m）；

当有进位脉冲INC进入DCO时，控制器会使输出序列插入一个脉冲，此脉冲经过m分频后，相位提前l／m个周期，从而其频率增大；

若有借位脉冲DEC进入DCO时，控制器会使输出序列减去一个脉冲，此脉冲经过m分频后，相位滞后l／m个周期，从而其频率降低。

捕获时间过长，创新：

加入了增／减控制字N和输出信号f作为反馈对电路进行复位控制。

每次插入或删除N个脉冲，即提前或者延后N/m个周期。

1.完成代码的仿真调试，并且对比锁定和非锁定状态。

2.搞清楚Mf0和2Nf0的状况。

3.熟悉DSP实验的各种调试工具使用，volume.c的运行。

鉴相器：

1.过零采样鉴相器；

2.触发器型数字鉴相器；

3.超前－滞后型数字鉴相器；

4.奈奎斯特速率取样鉴相器。

TDC：

检测参考时钟和分频器的输出信号的相位差，将结果以数字形式输出。

单用VERILOG，不用约束，使用延迟线（Delay-Line）架构实现TDC的是没有可能（ASIC还是有可能的，CPLD或FPGA就别想了），唯一可行的是使用环型振荡结构的（RING-OSC），自己找论文吧，有台湾人做过。

环路滤波器：

1.序列滤波器：

随机徘徊序列滤波器（2N-N-0或者N-0--N）;

2.先N后M序列滤波器：

由两个N和一个M计数器组成，由鉴相器分别送入两个N计数器里计数。

而它们的和（或门输出）在计数容量为M的计数器里计数;

即在接收到的M个脉冲中有N个以上的UP则输出进位，反之输出借位。

振荡器：

1.除N计数式：

响应时间短，锁定速度快，但结构复杂。

其分频系数受来自DLF的N比特输出相位误差码控制.

2.加扣脉冲式DCO

3.循环累加型DCO

4.可控分频式DCO

小数分频器（频率综合器）：

双模预分频器（V/V+1）：

N1和N2两个分频器，分别计数，满足N1>

N2。

记0到N2时，双模取V为分频系数；

然后电平变化，使V+1为分频系数；

最终达到预想的分频因子：

N2*V+（N1-N2）（V+1）。

ADPLL性能比较：

1.是否闭环2.频率范围3.峰-峰值抖动

3.锁定时间4.CMOS工艺

5.可用ISE综合出RTL级原理图，及查看所占用的FPGA资源数。

各论文优劣点：

1具有自动变模控制的快速全数字锁相环，其数字滤波器模数可以根据鉴相误差的大小进行自动调节，不但提高了锁相速度，也很好的克服了捕捉速度与抗噪声性能之间的矛盾。

但是由于设计方案中的滤波器部分采用的是比例结构的滤波器，所以相位输出会存在静态误差。

2一种基于时序状态转移逻辑的数字鉴相器，提高了鉴相准确性，采用比例积分结构的环路滤波器消除了锁相误差，但是没有解决锁相环路受固定中心频率制约的问题。

3可变模分频器代替ID电路使得中心频率可变，增宽了锁相环路的带宽，但是环路滤波器采用比例结构，仍然存在相位输出存在静态误差的问题。

4具有比例积分结构和前馈鉴频环节的可变模ADPLL，使得该ADPLL具有锁相速度快、范围大、稳定性好，相位输出无静差等优点。

但是该设计方案中，鉴相部分的时钟频率较低，使得量化误差大，鉴相精度不高。

同时存在比例积分结构的滤波器电路结构较复杂，电路延迟时间较长等问题。

阅读四《一种新型宽频域全数字锁相环的研究与设计》

系统鉴相模块中采用高精度时间数字转换电路（TDC）对相位误差信号进行数值量化，有效的提高了鉴相精度。

用双边沿触发的数字比例积分控制电路替代了传统的数字滤波电路。

全加器

moduleadder（a,b,cin,cout,sum）;

//定义端口，加数a和b，低位进位，输出进位，和本位和值

inputa,b,cin;

//输入端

outputsum,cout;

//输出端

assign{cout,sum}=a+b+cin;

//行为描述，将和值赋值给cout和sum用拼接符表示，cout的值是进位，而sum是本位

endmodule

JK触发器

module 

J_K（clk,j,k,Q）;

input 

clk;

j,k;

output 

Q;

reg 

always@（posedge 

clk） 

Q<

=j&

&

（~Q）||（~k）&

Endmodule

基本的ADPLL系统结构基本可分为四种：

（1）StaszewskiRB等人[1]（TI公司）在ISSCC2004上发表的系统结构；

（2）PerrottMH等人心]（MIT）在JSSC2008上发表的系统结构；

（3）ChangHH等人[3]（MTK公司）在ISSCC2008上发表的系统结构；

（4）RylyakovAV等人[41（IBM公司）在ISSCC2008上发表的系统结构。

一种减少波纹的技术：

EXOR鉴相器的输出连接K计数器的EN端，同时使用N分频计数器的次高位Qn-1来驱动DN/UP输入端，由于是次高位，所以它的频率是输出信号的2倍。

ADPLL实现1：

DCO用可变模N计数器实现，向下计数，模值N由K计数器给出。

此电路高度非线性，由于K计数器和可变÷

N器都类似于积分器，所以有两个极点，系统会变得不稳定。

ADPLL实现2：

K计数器和ID计数器分别由Mf0和2Nf0时钟驱动，一般情况下M=2N。

然而，如果参考频率增加，EXOR鉴相器的输出信号将变得非对称，致使K计数器产生进位的平均数多余借位。

（缺点？

ADPLL实现3：

希尔伯特变换鉴相器、一阶数字环路滤波器、波形综合DCO，在TMS320即用DSP实现。

关于锁频：

改变分频器的系数N，使得中心频率可调，可实现对不同频率的输入信号进行锁定。

双Ｄ触发器型数字鉴相器不仅具有鉴相功能，而且也有鉴频功能。

这是其它类型的数字鉴相器所没有的优点。

工作原理:

Fin,Fout中，一个的上升沿到另一个上升沿之间的脉冲宽度Ud。

Fin,Fout频率不同时，Ud表示频差变化，相同时，表示相位变化。

中心频率即Fout只与分频器系数N有关。

基于PI控制的数字锁相环的系统结构：

对基于PI控制的模拟锁相环S域传递函数进行Z变换,利用Z变换和拉式变换的对应关系

当锁相环系统的采样周期T很小时,则有

；

即

则可得到基于PI控制二阶锁相环的Z域系统结构,如图3.1所示。

数字锁相环的稳定性：

由数字离散系统的奈奎斯特（Nygnist）稳定判据（简称奈氏判据）可得,环路系统稳定的充分必要条件是:

闭环传递函数的特征根必须都位于Z平面的单位圆内,如果有一个在单位圆外,系统就不稳定。

由式（3-2）可得环路的特征方程为:

它的两个根为:

当

时,

和

为实根;

为共轭复根;

及

，可得环路稳定的条件：

数字系统稳定性的研究方法：

由积分微分关系，写出连续系统传递函数H（s），然后

（T很小）得到离散域系统传递函数H（Z），再由H（Z）得到特征方程，求解得到

，根据在单位圆内稳定：

，可求得稳定条件。

离散时间系统一般在Z域进行分析，连续时间系统一般在S域进行分析；

各模块传递函数->

开环传递函数

->

闭环传递函数

（反馈支路传递函数K（z）=1）->

误差传递函数

.

Simulink建模：

①锁定状态的有源比例积分模型

相位传递函数：

参数设置：

E=0.707,W=2

仿真结果：

1.输入输出波形：

2.传输函数波特图：

3.阶跃响应：

假设锁相环的初始状态为锁定状态，那么线性模型是解释锁相环跟踪特性的最佳模型。

但是，若锁相环一开始处于失锁状态，那么相位误差可能是任意大的值，线性模型不再有效。

基于PI的离散传递函数建模：

横坐标是频率，纵坐标是幅值的放大倍数，表明了一个电路网络对不同频率信号的放大能力。