EDA课程设计数字频率计Word文档格式.docx

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6、改变量程时,小数点能自动移位。

4)设计报告要求

1、说明设计作品的功能、特点、应用范围;

2、方案对比,确定方案。

3、电路工作原理、操作方法;

4、编程方法、程序框图及关键程序清单。

5、课程设计总结。

  数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。

它是一种用十进制数字,显示被测信号频率的数字测量仪器。

它的基本功能是测量正弦信号,方波信号以及其他各种单位时间内变化的物理量。

在进行模拟、数字电路的设计、安装、调试过程中,由于其使用十进制数显示,测量迅速,精度高,显示直观,所以经常要用到数字频率计。

二、设计方案论证、结果以及分析

1原理图

编译成功后其波形图如下:

2、信号发生器

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entityseleis

port(clk:

instd_logic;

jian:

instd_logic_vector(1downto0);

oclk:

outstd_logic);

end;

architectures_1ofseleis

signalfull:

std_logic;

signalt:

integerrange0to5999999;

begin

P1:

process(jian,t)

begin

casejianis

when"

00"

=>

t<

=5999999;

--产生时基脉冲1s

01"

=599999;

--产生时基脉冲100ms

10"

=59999;

--产生时基脉冲10ms

11"

=5999;

--产生时基脉冲1ms

whenothers=>

null;

endcase;

endprocessP1;

P2:

process(clk,t)

variables:

integerrange0to5999999;

if(clk'

eventandclk='

1'

)then

ifs<

tthen

s:

=s+1;

elses:

=0;

endif;

ifs=tthenfull<

='

;

elsefull<

0'

endprocessP2;

P3:

process(full)

variablec:

iffull'

eventandfull='

then

c:

=notc;

ifc='

oclk<

elseoclk<

='

endprocessP3;

其仿真波形为:

3、测频

entitycpis

port(clkk:

en,rst,load:

architecturecp_1ofcpis

signaldiv2:

process(clkk)

if(clkk'

eventandclkk='

)then

div2<

=notdiv2;

endprocess;

process(clkk,div2)

begin

if(clkk='

anddiv2='

rst<

elserst<

load<

en<

=div2;

4、计数器

entityjishuis

port(rst,en,clk:

Q:

outstd_logic_vector(3downto0);

cout:

architecturecntofjishuis

signalcnt:

std_logic_vector(3downto0);

process(rst,en,clk)

ifrst='

thencnt<

="

0000"

elsif(clk'

eventandclk='

)anden='

then

ifcnt="

1001"

cnt<

cout<

else

=cnt+1;

endif;

Q<

=cnt;

在源程序中COUT是计数器的进位输出;

Q[3..0]是计数器的状态输出;

CLK是时钟输入端;

RST是复位控制端;

当RST=1时,Q[3..0]=0,EN是使能控制输入端,当EN=1时,计数器计数,当EN=0时,计数器保持状态不变。

编译成功后,其仿真波形如下:

在项目编译仿真成功后,将设计的十进制计数器电路设置成可调用的元件jishu.sym用于以下的顶层设计。

5、16位寄存器

entitysuocunis

port(load:

din:

instd_logic_vector(15downto0);

dout:

outstd_logic_vector(15downto0));

architecturesuoofsuocunis

process(load,din)

if(load'

eventandload='

dout<

=din;

在源程序中load是锁存信号,上升沿触发;

din[3..0]是寄存器输入;

dout[3..0]是寄存器输出。

编译成功后生成元件图如下图,以便顶层模块的调用。

4位寄存器

寄存器是在计数结束后,利用触发器的上升沿吧最新的频率测量值保存起来,这样在计数的过程中可不必一直看数码显示器,显示器将最终的频率读数定期进行更新,其输出作为动态扫描电路的输入。

entitysuois

instd_logic_vector(3downto0);

outstd_logic_vector(3downto0));

architecturesuo_1ofsuois

6、译码器

entityledsis

Din:

sg:

outstd_logic_vector(6downto0);

bt:

outstd_logic_vector(1downto0));

architectureled_1ofledsis

signalcnt8:

std_logic_vector(1downto0);

signalq:

process(cnt8,Din,q)

casecnt8is

bt<

q<

=Din(3downto0);

=Din(7downto4);

=Din(11downto8);

=Din(15downto12);

caseqis

sg<

0111111"

0001"

0000110"

0010"

1011011"

0011"

1001111"

0100"

1100110"

0101"

1101101"

0110"

1111101"

0111"

0000111"

1000"

1111111"

1101111"

process(clk)

if(clk'

cnt8<

=cnt8+1;

编译成功后,其波形图为:

7、译码

entitydividis

port(clk50:

qlkhz:

architecturedivofdividis

K1:

process(clk50)

variablecout:

integer:

=0;

if(clk50'

eventandclk50='

cout:

=cout+1;

ifcout<

=24999thenqlkhz<

elsifcout<

=49999thenqlkhz<

elsecout:

8、动态扫描电路

entitydongtaiis

port(q200hz:

instd_logic_vector(6downto0);

led0,led1,led2,led3:

outstd_logic_vector(6downto0));

architecturebehavofdongtaiis

process(q200hz)

if(q200hz'

eventandq200hz='

casebtis

when"

led0<

=sg(6downto0);

led1<

led2<

led3<

whenothers=>

endcase;

仿真波形如下:

9、分频设计

useieee.std_logic_signed.all;

entityfpis

port(clk:

architecturefp_1offpis

process(clk)

integerrange0to99;

99then

elsifs>

99thens:

=0;

elsifs=99thenfull<

iffull='

endprocessP2;

三.设计体会

通过对EDA技术这门课程的学习,心得体会甚多。

虽然一开始觉得什么都不懂,但是通过一次次的实验,我们真的学到了不少的东西。

往往书本上的知识在实际使用或实验时都应该加以修改,使之更适合实际应用,也更简洁。

这次EDA课程设计,使我更加的了解了EDA,VHDL语言和外部设备的接线。

也让我更加了解了EDA设计的流程和原理。

通过本次设计,让我很好的锻炼了理论联系实际,与具体项目、课题相结合开发、设计产品的能力。

既让我们懂得了怎样把理论应用于实际,又让我们懂得了在实践中遇到的问题怎样用理论去解决。

在本次设计中,我们还需要一些上课时没有牢固的知识,于是图书馆和INTERNET成了我们很好的助手。

在查阅资料的过程中,我们要判断优劣、取舍相关知识,不知不觉中我们查阅资料的能力也得到了很好的锻炼。

我们学习的知识是有限的,在以后的工作中我们肯定会遇到许多未知的领域,这方面的能力便会使我们受益非浅。

在设计过程中,总是遇到这样或那样的问题。

有时发现一个问题的时候,需要做大量的工作,花大量的时间才能解决。

自然而然,我的耐心便在其中建立起来了。

为以后的工作积累了经验,增强了信心。

我认为,不仅仅是此次考查设计,在整个这学期的实验中,不仅培养了独立思考、动手操作的能力,在各种其它能力上也都有了提高。

更重要的是,在实验课上,我们学会了很多学习的方法。

而这是日后罪实用的,真的是受益匪浅。

我已从中真正体会到了,做设计不是为顺利完成而做,而是为了学会遇到问题懂得去解决而做。

虽然实践问题会遇到很多,每一次实验其实真的可以让人学到很多知识。

只有自己懂得去总结,才能从中体会到收获。

四.参考文献:

[1]潘松VHDL实用教程[M]成都电子科技大学出版社,2000

[2]卢毅,赖杰VHDL与数字电路设计[M]北京科学出版社,2001[3]徐志军大规模可编程逻辑器件及其应用[M]成都电子科技大学出版社,2004.2

[4]赵曙光可编程逻辑器件原理、开发与应用[M]西安电子科技大学出版社,2000.6

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