高速PCB设计指南之三.docx
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高速PCB设计指南之三
高速PCB设计指南之三
第一篇改良电路设计规程提高可测试性
随着微型化程度不断提高，元件和布线技术也取得庞大进展，例如BGA外壳封装的高集成度的微型IC，和导体之间的绝缘间距缩小到，这些仅是其中的两个例子。
电子元件的布线设计方式，对以后制作流程中的测试可否专门好进行，影响愈来愈大。
下面介绍几种重要规则及实用提示。
通过遵守必然的规程（DFT-DesignforTestability，可测试的设计），能够大大减少生产测试的预备和实施费用。
这些规程已通过连年进展，固然，若采用新的生产技术和元件技术，它们也要相应的扩展和适应。
随着电子产品结构尺寸愈来愈小，目前出现了两个特别引人注目的问题：
一是可接触的电路节点愈来愈少；二是像在线测试（In-Circuit-Test）这些方式的应用受到限制。
为了解决这些问题，能够在电路布局上采取相应的办法，采用新的测试方式和采用创新性适配器解决方案。
第二个问题的解决还涉及到使原来作为独立工序利用的测试系统承担附加任务。
这些任务包括通过测试系统对存储器组件进行编程或实行集成化的元器件自测试（Built-inSelfTest，BIST，内建的自测试）。
将这些步骤转移到测试系统中去，总起来看，仍是创造了更多的附加价值。
为了顺利地实施这些办法，在产品科研开发阶段，就必需有相应的考虑。
一、什么是可测试性
可测试性的意义可理解为：
测试工程师能够用尽可能简单的方式来检测某种元件的特性，看它可否知足预期的功能。
简单地讲就是：
l 检测产品是否符合技术规范的方法简单化到什么程度？
l 编制测试程序能快到什么程度？
l 发现产品故障全面化到什么程度？
l 接入测试点的方法简单化到什么程度？
为了达到良好的可测试必需考虑机械方面和电气方面的设计规程。
固然，要达到最佳的可测试性，需要付出必然代价，但对整个工艺流程来讲，它具有一系列的益处，因此是产品可否成功生产的重要前提。
二、为何要进展测试友好技术
过去，若某一产品在上一测试点不能测试，那么那个问题就被简单地推移到直一个测试点上去。
若是产品缺点在生产测试中不能发觉，则此缺点的识别与诊断也会简单地被推移到功能和系统测试中去。
相反地，今天人们试图尽可能提前发觉缺点，它的益处不单单是本钱低，更重要的是今天的产品超级复杂，某些制造缺点在功能测试中可能根本检查不出来。
例如某些要预先装软件或编程的元件，就存在如此的问题。
（如快闪存储器或ISPs：
In-SystemProgrammableDevices系统内可编程器件）。
这些元件的编程必需在研制开发阶段就计划好，而测试系统也必需掌握这种编程。
测试友好的电路设计要费一些钱，但是，测试困难的电路设计费的钱会更多。
测试本身是有本钱的，测试本钱随着测试级数的增加而加大；从在线测试到功能测试和系统测试，测试费用愈来愈大。
若是跳过其中一项测试，所花费用乃至会更大。
一般的规则是每增加一级测试费用的增加系数是10倍。
通过测试友好的电路设计，能够及早发觉故障，从而使测试友好的电路设计所费的钱迅速地取得补偿。
3、文件资料如何影响可测试性
只有充分利用元件开发中完整的数据资料，才有可能编制出能全面发觉故障的测试程序。
在许多情形下，开发部门和测试部门之间的紧密合作是必要的。
文件资料对测试工程师了解元件功能，制定测试战略，有无可争议的影响。
为了绕开缺乏文件和不甚了解元件功能所产生的问题，测试系统制造商能够依托软件工具，这些工具依照随机原则自动产生测试模式，或依托非矢量相较，非矢量方式只能算作一种权宜的解决办法。
测试前的完整的文件资料包括零件表，电路设计图数据（主如果CAD数据）和有关务元件功能的详细资料（如数据表）。
只有掌握了所有信息，才可能编制测试矢量，概念元件失效样式或进行必然的预调整。
某些机械方面的数据也是重要的，例如那些为了检查组件的焊接是不是良好及定位是不是所需要的数据。
最后，对于可编程的元件，如快闪存储器，PLD、FPGA等，若是不是在最后安装时才编程，是在测试系统上就应编好程序的话，也必需明白各自的编程数据。
快闪元件的编程数据应完整无缺。
如快闪芯片含16Mbit的数据，就应该能够用到16Mbit，如此能够避免误解和避免地址冲突。
例如，若是用一个4Mbit存储器向一个元件仅仅提供300Kbit数据，就可能出现这种情形。
固然数据应预备成流行的标准格式，如Intel公司的Hex或Motorola公司的S记录结构等。
大多数测试系统，只要能够对快闪或ISP元件进行编程，是能够解读这些格式的。
前面所提到的许多信息，其中许多也是元件制造所必需的。
固然，在可制造性和可测试性之间应明确区别，因为这是完全不同的概念，从而组成不同的前提。
4、良好的可测试性的机械接触条件
若是不考虑机械方面的大体规则，即便在电气方面具有超级良好的可测试性的电路，也可能难以测试。
许多因素会限制电气的可测试性。
若是测试点不够或过小，探针床适配器就难以接触到电路的每一个节点。
若是测试点位置误差和尺寸误差太大，就会产生测试重复性不好的问题。
在利用探针床配器时，应留意一系列有关套牢孔与测试点的大小和定位的建议。
五、最佳可测试性的电气前提条件
电气前提条件对良好的可测试性，和机械接触条件一样重要，二者缺一不可。
一个门电路不能进行测试，原因可能是无法通过测试点接触到启动输入端，也可能是启动输入端处在封装壳内，外部无法接触，在原则上这两情形一样都是不好的，都使测试无法进行。
在设计电路时应该注意，凡是要用在线测试法检测的元件，都应该具有某种机理，使各个元件能够在电气上绝缘起来。
这种机理能够借助于禁止输入端来实现，它能够将元件的输出端控制在静态的高欧姆状态。
虽然几乎所有的测试系统都能够逆驱动（Backdriving）方式将某一节点的状态带到任意状态，可是所涉及的节点最好仍是要备有禁止输入端，第一将此节点带到高欧姆状态，然后再“平缓地”加上相应的电平。
一样，节拍发生器老是通过启动引线，门电路或插接电桥从振荡器后面直接断开。
启动输入端决不可直接与电路相连，而是通过100欧姆的电阻与电路连接。
每一个元件应有自己的启动，复位或控制引线脚。
必需避免许多元件的启动输入端共用一个电阻与电路相连。
这条规则对于ASIC元件也适用，这些元件也应有一个引线脚，通过它，可将输出端带到高欧姆状态。
若是元件在接通工作电压时可实行复位，这对于由测试器来引发复位也是超级有帮忙的。
在这种情形下，元件在测试前就可以够简单地置于规定的状态。
不用的元件引线脚一样也应该是可接触的，因为在这些地方未发觉的短路也可能造成元件故障。
另外，不用的门电路往往在以后会被利用于设计改良，它们可能会改接到电路中来。
所以一样重要的是，它们从一开始就应通过测试，以保证其工件靠得住。
六、改良可测试性
利用探针床适配器时，改良可测试性的建议
套牢孔
l 呈对角线配置
l 定位精度为±（±2mil）
l 直径精度为±-0mm（+3/-0mil）
l 相对于测试点的定位精度为±（±2mil）
l 离开元件边缘距离至少为3mm
l 不可穿通接触
测试点
l 尽可能为正方形
l 测试点直径至少为（35mil）
l 测试点大小精度为±（±3mil）
l 测试点之间间隔精度为±（±3mil）
l 测试点间隔尽可能为
l 镀锡，端面可直接焊接
l 距离元件边缘至少为3mm
l 所有测试点应可能处于插件板的背面
l 测试点应均匀布在插件板上
l 每个节点至少有一个测试点（100％通道）
l 备用或不用的门电路都有测试点
l 供电电源的多外测试点分布在不同位置
元件标志
l 标志文字同一方向
l 型号、版本、系列号及条形码明确标识
l 元件名称要清晰可见，且尽可能直接标在元件近旁
7、关于快闪存储器和其它可编程元件
快闪存储器的编程时刻有时会很长（对于大的存储器或存储器组可达1分钟）。
因此，现在不允许有其它元件的逆驱动，不然快闪存储器可能会受到损害。
为了避免这种情形，必需将所有与地址总线的控制线相连的元件置于高欧姆状态。
一样，数据总线也必需能够被置于隔间状态，以确保快闪存储器为空载，并可进行下步编程。
系统内可编程元件（ISP）有一些要求，如Altera，XilinX和Lattuce等公司的产品，还有其它一些特殊要求。
除可测试性的机械和电气前提条件应取得保证外，还要保证具有编程和确证数据的可能性。
对于Altera和Xilinx元件，利用了连串矢量格式（SerialVectorFormatSVF），这种格式近期几乎已进展成为工业标准。
许多测试系统能够对这种元件编程，并将连串矢量格式（SVF）内的输入数据用于测试信号发生器。
通过边界扫描键（Boundary-Scan-KetteJTAG）对这些元件编程，也将连串数据格式编程。
在聚集编程数据时，重要的是应考虑到电路中全数的元件链，不该将数据仅仅还原给要编程的元件。
编程时，自动测试信号发生器考虑到整个的元件链，并将其它元件接入旁路模型中。
相反，Lattice公司要求用JEDEC格式的数据，并通过通常的输入端和输出端并行编程。
编程后，数据还要用于检查元件功能。
开发部门提供的数据应尽可能地便于测试系统直接应用，或通过简单转换即可应用。
八、对于边界扫描（JTAG）应注意什么
由基于复杂元件组成精细网格的组件，给测试工程师只提供很少的可接触的测试点。
现在也仍然可能提高可测试性。
对此可利用边界扫描和集成自测试技术来缩短测试完成时刻和提高测试效果。
对于开发工程师和测试工程师来讲，成立在边界扫描和集成自测试技术基础上的测试战略肯定会增加费用。
开发工程师必然要在电路中利用的边界扫描元件（标准），而且要设法使相应的具体的测试引线脚能够接触（如测试数据输入-TDI，测试数据输出-TDO，测试钟频-TCK和测试模式选择-TMS和ggf.测试复位）。
测试工程师给元件制定一个边界扫描模型（BSDL-边界扫描描述语言）。
现在他必需明白，有关元件支持何种边界扫描功能和指令。
边界扫描测试能够诊断直至引线级的短路和断路。
除此之外，若是开发工程师已作规定，能够通过边界扫描指令“RunBIST”来触发元件的自动测试。
尤其是当电路中有许多ASICs和其它复杂元件时，对于这些元件并非存在惯常的测试模型，通过边界扫描元件，能够大大减少制定测试模型的费用。
时刻和本钱降低的程度对于每一个元件都是不同的。
对于一个有IC的电路，若是需要100％发觉，大约需要40万个测试矢量，通过利用边界扫描，在一样的故障发觉率下，测试矢量的数量能够减少到数百个。
因此，在没有测试模型，或接触电路的节点受到限制的条件下，边界扫描方式具有特别的优越性。
是不是要采用边界扫描，是取决于开发利用和制造进程中增加的本钱费用。
衽边界扫描必需和要求发觉故障的时刻，测试时刻，进入市场的时刻，适配器本钱进行衡量，并尽可能节约。
在许多情形下，将传统的在线测试方式和边界扫描方式混合盐业的方案是最佳的解决方式
第二篇混合信号PCB的分区设计
摘要：
混合信号电路PCB的设计很复杂，元器件的布局、布线和电源和地线的处置将直接影响到电路性能和电磁兼容性能。
本文介绍的地和电源的分区设计能优化混合信号电路的性能。
如何降低数字信号和模拟信号间的彼此干扰呢？
在设计之前必需了解电磁兼容（EMC）的两个大体原则：
第一个原则是尽可能减小电流环路的面积；第二个原则是系统只采
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