EDA专业课程设计篮球球比赛计分器文档格式.docx
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设计过程
（包含:
设计方案`上机设计和仿真结果`硬件试验方案，及试验结果`收获`和体会）
EDA技术以硬件描述语言来描述系统级设计，采取自顶向下设计方法，并支持系统仿真和高层综合。
VHDL语言含有含有很强行为描述能力和多层次描述硬件功效能力，是系统设计领域中使用最多硬件描述语言之一；
含有标准、规范等优势，能在设计各个阶段对电路系统进行仿真和模拟，使设计者在系统设计早期就能检验设计系统功效，极大降低了可能发生错误，降低了开发成本。
设计方案：
利用一个D触发器，3个4位二进制全加器，一个二选一数据选择器，3个七段译码显示管组成电路，此电路含有加减、复位、显示等功效。
能够满足比赛实际要求。
评定成绩
指导老师评语
课程设计等级
1课程设计题目`内容和要求………………………
1.1设计内容
1.2具体要求
2系统设计…………………………
2.1设计思绪
2.2系统原理
3系统实现……………………………………………
4系统仿真……………………………………………
5硬件验证（操作）说明………………………………
6总结…………………………………………………
7参考书目……………………………………………
一、课程设计题目、内容和要求
1.1课程设计题目：
1.2课程设计内容：
二、系统设计
2.1设计思绪：
篮球比赛记分牌是统计两队比赛得分情况，并能够进行纠错功效；
依据系统设计要求，篮球记分牌电路原理框图以下：
2.2系统原理和设计说明
系统各个模块功效以下：
1、D触发器电路模块实现翻转功效当犯错时，输出为1，使电路回到上一个正确状态。
2、4为二进制全加器电路模块实现加法计数功效。
3、移位寄存器电路模块保留比赛两队得分情况4个相邻状态，犯错时将调用上一个正确状态。
4、二选一数据选择器电路模块用来控制移位寄存器
5、LED数码管驱动电路模块
三、系统实现
各模块电路源程序以下：
1、D触发器电路模块及程序：
set输入（Q=1），清零应该能够用复位键reset吧（Q=0）。
libraryieee;
useieee.std_logic_1164.all;
entitysync_rsdffis
port（d,clk:
instd_logic;
set:
reset:
q,qb:
outstd_logic）;
endsync_rsdff;
architecturertl_arcofsync_rsdffis
begin
process（clk）
if（clk'
eventandclk='
1'
）then
if（set='
0'
andreset='
q<
='
;
qb<
elsif（set='
else
=d;
=notd;
endif;
endprocess;
endrtl_arc;
2、移位寄存器模块电路及程序：
libraryIEEE;
useIEEE.std_logic_1164.all;
entityshft_regis
port（
DIR:
CLK:
CLR:
SET:
CE:
LOAD:
SI:
DATA:
instd_logic_vector（3downto0）;
data_out:
outstd_logic_vector（3downto0）
）;
endshft_reg;
architectureshft_reg_archofshft_regis
signalTEMP_data_out:
std_logic_vector（3downto0）;
begin
process（CLK）
ifrising_edge（CLK）then
ifCE='
then
ifCLR='
TEMP_data_out<
="
0000"
elsifSET='
TEMP_data_out<
1111"
elsifLOAD='
=DATA;
else
ifDIR='
=SI&
TEMP_data_out（3downto1）;
=TEMP_data_out（2downto0）&
SI;
data_out<
=TEMP_data_out;
endarchitecture;
3、二选一数据选择器电路模块及程序：
entitymuxis
port（do,d1:
inbit;
sel:
q:
outbit）;
endmux;
architectureaofmuxis
=（doandsel）or（notselandd1）;
enda;
4、加法计数器电路模块及程序：
LIBRARYIEEE;
USEIEEE.STD_LOGIC_1164.ALL;
ENTITYadd4IS
PORT（a1,a2,a3,a4:
INSTD_LOGIC;
b1,b2,b3,b4:
sum1,sum2,sum3,sum4:
OUTSTD_LOGIC;
cout4:
OUTSTD_LOGIC）;
ENDadd4;
ARCHITECTUREadd_arcOFadd4IS
SIGNALcout1,cout2,cout3:
STD_LOGIC;
COMPONENThalfadd
PORT（a,b:
sum,hcarry:
ENDCOMPONENT;
COMPONENTfulladd
PORT（in1,in2,cin:
fsum,fcarry:
BEGIN
u1:
halfaddPORTMAP（a=>
a1,b=>
b1,sum=>
sum1,hcarry=>
cout1）;
u2:
fulladdPORTMAP（in1=>
a2,in2=>
b2,cin=>
cout1,fsum=>
sum2,fcarry=>
cout2）;
u3:
a3,in2=>
b3,cin=>
cout2,fsum=>
sum3,fcarry=>
cout3）;
u4:
a4,in2=>
b4,cin=>
cout3,fsum=>
sum4,fcarry=>
cout4）;
ENDadd_arc;
5、七段译码电路及程序：
entitydeledis
port（
datain:
instd_logic_vector（3downto0）;
qout:
outstd_logic_vector（6downto0）
enddeled;
architecturefuncofdeledis
process（datain）
begin
ifdatain="
thenqout<
="
1111110"
elsifdatain="
0001"
0110000"
0010"
1101101"
0011"
1111001"
0100"
0110011"
0101"
1011011"
0110"
1011111"
0111"
1110000"
1000"
1111111"
1001"
1111011"
elsenull;
endif;
endprocess;
endfunc;
四、系统仿真
1、D触发器电路模块仿真波形：
2、移位寄存器模块电路仿真波形：
3、二选一数据选择器电路模块仿真波形：
4、加法计数器电路模块仿真波形：
5、七段译码电路仿真波形：
五﹑硬件验证说明
这次设计采取硬件电路有芯片EP1K10TC100-3,试验板上标按时钟电路、LED显示等，
六、总结
七、参考书目
[1]《PLD和数字系统设计》李辉西安电子科技大学出版社
[2]《EDA技术及可编程逻辑器件应用实训》沈明山北京科学出版社
[3]《VHDL数字系统设计和高层次综合》林敏方颖立著北京：
电子工业出版社
[4]《VHDL程序设计》曾繁泰陈美金著北京：
清华大学出版社
[5]《EDA技术试验和课程设计》曹昕燕周风臣清华大学出版社
[6]《PLD器件和EDA技术》李冬梅北京广播学院出版社
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