数字时钟课程设计报告教材Word文件下载.docx
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●一.设计任务和要求...............................................1
●1.1设计要求....................................................1
●二.设计原理及框图...............................................1
●2.1设计原理....................................................1
●2.2设计原理框图................................................1
●三.器件说明.....................................................2
●3.1器件名称....................................................2
●四.设计过程.....................................................8
●4.1程序分部解析.................................................8
●4.2总设计图...................................................13
●五.仿真调试过程................................................14
●5.1电路测试与仿真..............................................14
●5.2仿真过程中的困难及方案......................................14
●六.心得体会....................................................15
●七.参考文献....................................................16
第1章设计要求
1.1设计要求:
1.1.1稳定的显示时、分、秒。
(要求二十四小时为一个计时周期)
1.1.2当电路发生走时误差时,要求电路有校时功能。
1.1.3电路有整点报时功能。
报时声响为四低一高,最后一响高音正好为整点。
第2章设计原理及框图
2.1设计原理
数字时钟由振荡器、分频器、计数器、译码显示、报时等电路组成。
其中,振荡器和分频器组成标准秒信号发生器,直接决定计时系统的精度。
由不同进制的计数器、译码器和显示器组成计时系统。
将标准秒信号送入采用六十进制的“秒计数器”,每累计六十秒就发生一个“分脉冲”信号,该信号将作为“分计数器”的时钟脉冲。
“分计数器”也采用六十进制计数器,每累计六十分,发生一个“时脉冲”信号,该信号将被送到“时计数器”。
“时计数器”采用二十四进制,可实现对一天二十四小时的累计。
译码显示电路将“时”、“分”、“秒”计数器的输出状态通过六位七段译码显示器显示出来,可进行整点报时,计时出现误差时,可以用校时电路校时、校分。
2.2设计原理框图
第3章器件说明
3.1器件名称
3.1.174160N数量:
六个
74160N真值表
3.1.2数码管显示器
数码显示管有两种类型:
1、共阴极型2、共阳极型六位七段译码器来显示时、分、秒,同时当出现误差时,通过它的显示,可以用校时电路校时,校分。
3.1.374192N数量:
二个
74192N真值表
3.1.4与非门7400N数量:
三个
7400N真值表
3.1.5非门NOT数量:
7404N真值表
3.1.6或门数量:
一个
74ALS32N真值表
3.1.7与门数量:
一个
74ALS08真值表
A
B
OUT
1
3.1.8100HZ5V脉冲
3.1.9四引脚或非门数量:
4002BD-5V真值表
第4章设计过程
4.1程序分部解析
4.1.1分、秒程序解析(六十进制)
秒计数器和分计数器各由一个十进制计数器(个位)和一个六进制计数器(十位)串接组成,形成两个六十进制计数器,其中个位计数器接成十进制形式。
十位计数器选择QB与QC端做反馈端,经与非门输出至控制清零端CLR,接成六进制计数形式(计数至0110时清零)。
个位与十位计数器之间采用同步级联复位方式,将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK,完成个位对十位计数器的进位控制。
将十位计数器的反馈清零信号经非门输出,作为六十进制的进位输出脉冲信号,即当计数器计数至60时,反馈清零的低电平信号输入CLR端,同时经非门变为高电平,在同步级联方式下,控制高位计数器的计数。
4.1.2时程序解析(二十四进制)
时计数器需要的是一个二十四进制转换的递增计数电路。
个位和十位计数器均连接成十进制计数形式,采用同步级联复位方式。
将个位计数器的进位输出端RCO接至十位计数器的时钟信号输入端CLK,完成个位对十位计数器的进位控制。
二十四进制,十位计数器的输出端Qb和个位计数器的输出端Qc通过与非门控制两片计数器的清零端CLR,当计数器的输出状态为00100100时,立即反馈清零,从而实现二十四进制递增计数。
4.1.3校时、校分电路
校对时间一般在选定的标准时间到来之前进行,可分为4个步骤:
首先把时计数器置到所需的数字;
然后再将分计数器置到所需的数字;
与此同时或之后应将秒计数器清零,时钟暂停计数,处于等待启动阶段;
当选定的标准时刻到达的瞬间,按启动按钮,电路则从所预置时间开始计数。
由此可知,校时、校分电路应具有预置小时、预置分、等待启动、计时4个阶段。
在设计电路时既要方便可靠地实现校时校分的功能,又不能影响时钟的正常计时,通常采用逻辑门切换。
当Q=1时,输入的预置信号可以传到时计数器的CLK端,进行校时工作,而分进位信号被封锁。
例如,当Q=0时,分进位信号可以传到时计数器的CLK端,进行计时工作,而输入的预置信号分进位信号被封锁。
4.1.4报时电路
报时电路由报时计数电路、停止报时控制电路和蜂鸣器三部分电路组成。
其中,报时计数电路由两个可逆十进制计数器74192组成(功能见表),在分进位信号触发下,从计时电路保持当前小时数,并开始递减计数,一直减到0为止,停止计数控制电路经过逻辑电路判断给出低电平,封锁与门,阻止蜂鸣器工作,停止报时。
创建如上图所示电路,两个计数器采用同步级联方式连接,即将个位报时计数器的借位端BO接至十位报时计数器的减计数控制端DOWN。
Io1~Io4将时计数器的个位输出引进作为报时计数器个位的预置数,Io5~Io8将时计数器的十位输出引入作为报时计数器十位的预置数。
同时根据74192的功能表,Io9接电源,给两个芯片的加计数控制端提供高电平。
Io10接地,给两个芯片的清零控制端提供低电平。
Io11连接分计数器的分进位信号输出端。
两片报时计数器的输出通过两个4输入的或非门输出一个信号给输出端口Io12,当两个计数器都减为0时,可以向外输出低电平以关闭使蜂鸣器工作的与门。
与门的输出反馈给端口Io13,给报时计数电路提供计数脉冲,从而实现蜂鸣器每响一次报时计数器正好减1,完成整点点数的报时。
4.1.5秒脉冲产生电路
秒脉冲产生电路在此例中的主要功能有两个:
一是产生标准脉冲信号,二是可供整点报时所需要的频率信号。
这里为了简化电路,脉冲产生电路用1HZ的秒脉冲时钟信号源。
4.2总设计图
第5章仿真调试过程
5.1电路测试与仿真
5.1.1启动仿真电路,可观察到数字时钟的秒位开始计时,计数到60后复位为0,并进位到分计时电路。
5.1.2观察到数字时钟的分位开始计时,计数到60后复位为0,并进位到时计时电路。
5.1.3开关K1可控制时计时电路的二十四进制计数方式的选择。
单击控制键“C”,可实现计数方式的转换。
5.1.4控制键“C”“B”可控制将秒脉冲直接引入时、分计数器,从而实现校时和校分功能。
5.1.5出现整点,即时计数器出现变化时,蜂鸣器会发出相应点数的报时(为得到短促响亮的声响,一般将蜂鸣器的频率设为100HZ)。
5.2仿真过程中的困难及方案
(1)软件使用问题。
由于我们并没有接触过Mulitisim10软件,故而对软件的使用方面存在着一定的困难。
另外,由于软件为英文版,所以给仿真过程中的调试也带来了极大的困难。
为了克服这些比便,我们到图书馆查阅了大量的资料,并及时的向老师咨询,从而顺利的完成了仿真过程。
(2)无法验证定时器产生1Hz脉冲和验证蜂鸣器是否正常工作。
为了解决这一问题,我们将示波器接到定时器输出端口检验波形是否为所需频率的波形,然后将示波器接在蜂鸣器两端,对照时钟听声音的快慢,从而调整电阻、电容的数值。
(3)调整整点报时的声响(四低一高)。
由于报时时要求四低一高,我们报时时间间隔太短,变频也不易实现,发声区别不明显,最后经过调试,使之达到要求,最终实现了整点报时功能。
第6章心得体会
第7章、参考文献
序号.作者.书名.版本(第1版可省略).出版地:
出版者,出版年;
1、(2006)第043267号.阎石主编.数字电子技术基础(第五版).北京:
高等教育出版社,2006.5(2010年重印)
2、(2008)第192946号.郭海文主编.电气试验技术.徐州:
中国矿业大学出版社,2008.12
3、(2007)第021329号.薛鹏骞主编.电子技术自动化技术使用教程.徐州:
中国矿业大学出版社,2007.2