完整版基于FPGA DSP的软件无线电通用平台毕业设计论文.docx
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完整版基于FPGADSP的软件无线电通用平台毕业设计论文
基于FPGA+DSP的软件无线电通用平台设计
苏永芝1，耿庆峰2
（1.装备指挥技术学院航天装备系，北京1014162.北京光大欣创科技有限公司，北京100088）
摘要：
软件无线电为实现多种无线通信标准提供了方便。
本文提出采用FPGA＋DSP的处理结构，结合高性能的DDC和DUC处理芯片，设计了一个通用软件无线电平台，并对系统的性能进行了测试。
实验表明，系统具有很好的稳定性。
关键词：
软件无线电；FPGA；DDC；DUC
中图分类号：
TP273
文献标识码：
A
TheDesignofGeneralFlatforSoftwareradioBasedonFPGA+DSP
SUYong-zhi1,GengYu-ling2,GengQing-feng3
（1.DepartmentofSpaceEquipment,InstituteofCommandandTechnologyofEquipment,BeijingChina
2.HwaCreate（China）Co.,Ltd,BeijingChina）
Abstract:
Thesoftwareradioisakindofwirelessequipmentwhichisseasonedwithmulticommunicationstandards.ThepaperdesignsageneralsoftwareradioflatwhichadoptsFPGA+DSPstructureandusesperformanceistestedbyusingvarioussignals.Theexperimentresultsdemonstratethatthesystemhaswellstability.
Keywords:
Softwareradio，FPGA，DDC，DUC
1引言
软件无线电是具有可重配置硬件平台的无线设备，可以跨多种通信标准，其基本思想是以开发性、可扩展、结构最简的硬件为通用平台，把尽可能多的通信功能用可升级、可替换的软件来实现。
它们因为更低的成本、更大的灵活性和更高的性能，迅速成为军事、公共安全和商用无线领域的事实标准。
软件无线电能够对多种波形进行基带处理和数字中频处理，而数字中频处理能够将数字信号处理的领域从基带扩展到射频。
同时，支持基带和中频处理的能力又增加了系统的灵活性，也减小了制造成本[1,2]。
目前，DSP速度越来越快，成本越来越低，FPGA的容量越来越大，封装越来越小，使得DSP+FPGA组成的系统成为解决软件无线电系统设计的重要选择方案之一。
在这类应用中，FPGA实现大计算量的信号处理数据通道和控制，让系统延迟最小，而DSP处理器则完成基带处理的算法实现，以实现从一种标准切换至另一种标准。
DSP处理器能够动态地在软件的主要部分间切换，而FPGA能够根据需要完全重新配置，实现特定标准的数据通道。
（以上两段话被我重新改过，比较罗嗦，你看着删一些）
本文介绍了一种基于DSP+FPGA的数字中频处理通用平台，以对软件无线电的设计提供一种灵活的架构，在这个平台之上利用数字上变频器和下变频器以实现软件无线电中频信号的接收与发射功能，利用FPGA的容量大、可编程实现很多功能，并结合DSP具有高速的信息处理能力的特点，可以灵活方便地对数据进行处理，使得整个平台结构灵活，通用性强，易于扩展。
本平台较其它类似平台的优点在于：
（1）将DSP、FPGA、AD、DA、DUC、DDC集成在一块板卡上，集成度高，体积小，功耗小，也减少了数据在多块板卡间传输可能引起的损坏；
（2）DUC和DDC采用硬件电路，避免应用软件实现难度大的困难，减少开发难度，缩短开发周期。
2数字中频处理通用平台设计方案
数字中频处理平台为6UCPCI结构，主要由AD转换及DDC模块、DA+DUC转换模块、DSP信号处理模块、PCI总线接口、FPGA高速数字传输、存储器等几部分组成。
总体框图如图1所示。
图1系统总体框图
DSP信号处理模块主要用于针对TI的DSP相关的技术开发、应用和仿真，板上集成了两片TMS320C6713浮点DSP芯片，因而可极大地满足通信、雷达、数字电视等高科技领域对信号处理实时性的要求。
FPGA采用的是Virtex-4系列的SX35，通过编程可完成使用者想要实现的功能。
FPGA间可通过LVDS总线交换数据，此总线工作速率可满足实时性的要求。
在数字下变频和上变频侧，各有一组FPGA和DSP构成数据处理单元，在此单元中它们共用外部存储器，以实现数据的交换、处理与存储。
在每组的FPGA和DSP中都有自定义方式的外引线接到接插件，以方便扩展功能。
在本系统中，系统可以对外部无线电信号进行采集与处理，也可以把数据从PC机传送到系统中，由系统处理后从DA通道发送出去。
因为FPGA和DSP具有系统随时更新程序的功能，所以在对无线电信号的处理上具有很好的灵活性。
系统PCI管理芯片采用QUICKLOGIC公司的QL5064，这是一款反熔丝设计的芯片，符合PCIv2.2规范，包括PCI部分和用户部分。
PCI嵌入式内核由各种控制器和一系列FIFO组成，它具有零等待状态猝发连接能力，可提供高达600MBs的PCI数据传输率，主要实现系统与PCI总线的连接。
主机可以通过PCI总线实现对板上所有资源的访问，包括对FPGA及DSP的程序配置，对系统工作寄存器的配置，对内存的读写。
QL5064还可以作为PCI总线主设备，以DMA方式与主机内存交换数据，发起initial方式访问PCI总线上其它设备[3]。
另外，利用QL5064器件上的FPGA部分模块，可以实现PC机通过PCI总线随时更新FPGA和DSP程序。
本系统可以在一个板卡上完成软件无线电的接收与发射功能，同时具有系统可以随时配置的硬件DUC，使用者也可以采用FPGA实现软核DUC的功能；FPGA和DSP都能进行数据处理，为使用者提供了多重选择；本系统在硬件设计上实现了可由PC机通过PCI总线随时更新FPGA和DSP的功能，极大地方便了程序调试。
2.1发射前端数字中频处理系统
发射前端是由高速DAC＋数字上变频、抽取滤波处理模块以及专用数字信号处理（DSP）模块组成。
信号处理模块由FPGA和DSP组成，DSP完成复杂算法的计算，而FPGA完成路径选择、工作配置等实时性强的工作。
经信号处理模块处理后的数字信号送到数字上变频及抽取滤波处理模块，经处理后再送到高速DAC传送给发射系统。
数字上变频DUC与DAC的实现采用AD公司的AD9857。
AD9857是AnalogDevices公司推出的一种单片混合信号的14位积分数字上行转换器，集成数字上变频DUC功能与DA转换功能的DDS芯片。
采样速率为200MSPS，可产生直流到80MHz的数字输出和80dB窄带的无杂散信号动态范围。
AD9857具有200MHz内部时钟速度，集成了带锁定指示器的4～20倍可编程时钟倍频器，可提供高精度的系统时钟；内部32位正交DDS，可实现FSK调制功能；14位DDS和DAC的数据路径结构，可接受复合IQ输入数据；32位频率控制字，而且控制接口简单：
10MHz串行，并与SPI兼容；具有反转SINC功能，在DAC变换之前恢复出想得到的信号包络；有很好的动态特性：
当65Hz模拟信号输出时，DA转换电路输出的无杂散动态范围SFDR大于80dB，并且能够对8位输出进行幅度控制[4]。
2.2 接收后端数字中频处理系统
接收后端是由高速ADC模块、数字下变频、抽取滤波处理模块以及专用数字信号处理（DSP）模块组成。
输入的模拟中频信号先经过高速ADC模块，在中频进行带通采样数字化，然后进行数字下变频，将感兴趣的信号转换至基带，同时做抽样率转换及滤波处理，之后由后续的专用数字信号处理器（DSP）进基带信号处理。
AD采样之后的数字信号速率非常高，要从这些高速信号中得到有用的基带信号，需要有效地对其进行数字下变频、抽取、滤波等处理，这些功能可以采用现场可编程门阵列（FPGA）来实现。
FPGA具有较高的处理速度和较高的稳定性，同时又具有设计灵活、易于修改和维护的优点，可以适应不同的系统的要求，采用灵活的结构满足不同的需要，提高了系统的适用性及可扩展性。
专用数字信号处理器（DSP）主要是通过软件来实现数字基带信号处理以及比特流控制、编码解码等高速的数据交换和处理功能。
DSP的运算速度和精度决定着系统的数据处理能力，同时也会对整个系统的性能和结构产生重要的影响。
AD芯片采用AD公司的AD6645，AD6645是一种高速、高性能、单片14位ADC。
它的高速性能特点允许用于采样速率高达105MHz的中频采样。
AD6645的数字输出电平与CMOS兼容。
因为AD6645的转换速率很快，所以允许更经济有效的设计[5]。
转换后的数字信号送入到下变频模块DDC中进行处理，DDC采用AD公司的AD6634。
从AD6634中出来的数字信号再由FPGA存入板上SDRAM中，以便于由DSP芯片加以处理。
DDC可以由系统随时进行配置，这样可以减轻FPGA编程的压力。
3系统测试
3.1DDC稳定性测试
稳定性是一个系统长时间工作的一个重要指标，对10MHz的正弦波信号每隔20分钟采集一段数据，共采集了3组数据。
图2、3、4分别示出了每组数据的幅度和相位。
幅度 相位
图2第一次采集的信号幅度和相位
幅度均值=70.41dB，标准差=0.0032dB；相位均值=116.82度，标准差=0.0553度
幅度 相位
图3第二次采集的信号幅度和相位
幅度均值=70.41dB，标准差=0.0031dB；相位均值=116.78度，标准差=0.0576度
幅度 相位
图4第三次采集的信号幅度和相位
幅度均值=70.40dB，标准差=0.0031dB；相位均值=116.75度，标准差=0.053度
从三组数据可以看出，接收系统随时间变化稳定性很好。
3.2DDC功率分辨率测试
功率分辨率测试是系统本身对信号幅度变化的一个量化测试。
改变信号源的输出电平，分别采集不同电平的信号，用Matlab求采集信号的幅度均值和方差。
测试结果如表1所示：
表1功率分辨率测试结果
序号
信号电压（mVpp）
均值（dB）
方差（dB）
1
500
70.3735
0.0031
2
505
70.4602
0.0030
3
600
71.9546
0.0026
4
700
73.2886
0.0022
5
800
74.4452
0.0020
6
805
74.4989
0.0020
从表格来看，DDC可以分辨出5mVpp的差值的变化，而且在AD芯片模拟信号输入范围的中间值左右时，方差值比较稳定。
3.3 信噪比测试
ADC时钟为80M，采集的输入AD信号是5M正弦波，对采集的数据用MATLAB进行计算结果如下图所示。
DDC时钟80M，抽取设定16，AD模拟信号输入为10.1M正弦波，DUC中频为10M，对采集的数据用MATLAB进行计算结果如下图所示。
图1为采样数据直接绘图；图2为图1的展开；图3和图4分别是两路数据进行FFT计算后的结果。
3.4 DA输出测试
图5（a）由AD9857内部生成的5M正弦波（b）由外部输入经AD9857处理后输出的10M正弦波
图5（a）是配置DUC在DAC芯片内部生成的5M正弦波的输出显示。
图5（b
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