锁相解调电路Word下载.docx

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能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

锁相环由鉴相器、环路滤波器和压控振荡器组成。

鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差，并输出误差电压Ud。

Ud中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。

Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi，当二者相等时，环路被锁定，称为入锁。

维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。

　锁相环的用途是在收、发通信双方建立载波同步或位同步。

因为它的工作过程是一个自动频率（相位）调整的闭合环路，所以叫环。

锁相环分模拟锁相环和数字锁相环两种。

锁相环最初用于改善电视接收机的行同步和帧同步，以提高抗干扰能力。

20世纪50年代后期随着空间技术的发展，锁相环用于对宇宙飞行目标的跟踪，遥感和遥测。

60年代初随着数字通信系统的发展，锁相环应用愈广，例如为相干解调提取参考载波。

建立位同步等。

具有门限扩展能力的调频信号锁相鉴频器也是在60年代初发展起来的。

在电子仪器方面，锁相环在频率合成器和相位计等仪器中起了重要作用.

锁相环技术目前的应用集中在以下三个方面：

第一信号的调制和解调；

第二信号的调频和解调；

第三信号频率合成电路。

而针对本次课程设计的主要内容就是利用锁相环的基本原理，掌握利用集成锁相环路实现调频解调电路及调幅解调电路的设计原理及过程。

主要要求是利用集成锁相环路设计调频（FM）信号的解调电路，并且利用集成锁相环路设计调幅（AM、DSB）信号的解调电路。

首先利用集成锁相环路设计调频（FM）信号的解调电路，我们采用两个CD4046数字集成锁相环（PLL），通过锁相环中的误差电压对压控振荡器的控制使载波频率随着调制信号的变化而变化，即实现调频功能。

设置了调制新号然后将其输出信号作为解调电路的输入。

再利用锁相环中低通滤波器输出端接的缓冲放大器便可获得解调信号完成了FM的调制与解调。

调频电路可以将信号波（音频信号等）承载在电波上传送的电路。

用反应信息的信号（调制新号）去控制区控制高频振荡的频率或相位。

使之随调制信号的变化规律而变化。

这一过程称之为调频或者调相。

当频率检波器输入端信号的频率变化时它的输出端电压信号就随之变化。

好像能鉴别频率一样。

故频率检波器也成鉴频器。

在通信广播系统中采用调频制在抗干扰方面比调幅制优越，本设计是采用CD4046数字集成锁相环来实现调频解调设计的一个简单FM解调电路的。

调频是用调制信号直接线性的改变载波震荡的瞬时频率，即使载波震荡的频率随着调制信号的失真变化而变化，其逆过程为频率解调。

本设计采用的CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。

CD4046的引脚排列，采用16脚双列直插式，各管脚功能：

　　1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。

　　2脚相位比较器Ⅰ的输出端。

　　3脚比较信号输入端。

　　4脚压控振荡器输出端。

　　5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。

　　6、7脚外接振荡电容。

　　8、16脚电源的负端和正端。

　　9脚压控振荡器的控制端。

　　10脚解调输出端，用于FM解调。

　　11、12脚外接振荡电阻。

　　13脚相位比较器Ⅱ的输出端。

　　14脚信号输入端。

　15脚内部独立的齐纳稳压管负极。

2．主要技术指标

锁相环CD4046为数字锁相环（PLL）芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。

它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO产生50%占空比的方波，输出电平可与TTL电平或CMOS电平兼容。

同时，它还具有相位锁定状态指示功能。

信号输入端：

允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。

PDI由异或门构成，具有三角形鉴相特性。

它要求两个输入信号均为50%占空比的方波。

当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI由异或门构成，具有三角形鉴相特性。

当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。

通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。

R1、R2、C确定VCO频率范围。

R1控制最高频率，R2控制最低频率。

R2=∞时，最低频率为零。

无输入信号时，PDⅡ将VCO调整到最低频率。

锁相环CD4046的一个重要功能是：

内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。

当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。

二、设计步骤和调试过程

1、总体设计电路

首先设置了调制电路，然后将其输出作为解调电路的输入。

锁相环调频原理框图如下

将调制信号加到调制振荡器（VCO）的控制端，使压控振荡器的输出频率随调制信号的变化而变化，于是产生了调频波。

当载波频率与自由振荡的频率相一致的时候，载波频率液压控振荡频率锁定。

低通滤波器只保证压控振荡中心震荡片频率与载波频率锁定时产生的相位电压误差通过。

该电压与调制信号同加法器，用以控制压控振荡器的频率，从而获得与载波频率相同频率稳定度的调频波。

锁相环解调原理框图如下

总体电路设计

2、电路工作状态或元件参数的确定

1电路设计

总体说明：

调频部分包括四个内容，高频信号放大器，锁相环4046，低通滤波器，相加器。

在工作过程中，首先加入载波信号和调制信号。

若两者信号频率不一致必有相位差。

经过高频信号放大器进入锁相环鉴频器。

将频率误差转化为电压，和频，差频进入低通滤波器。

滤除高频分量后与调制信号相加控制亚控振荡器。

改变振荡频率使输出接近载波频率，但两者保持相位差进入锁定状态。

此时输出就是调制信号。

将所得调制信号作为解调电路的输入，解调电路用锁相环来实现，此时的输出为解调信号。

2分布说明

锁相环如图

高频信号放大器

3、仿真及仿真结果分析

对各个模块进行调试后，进行了总体连接与仿真，

其中：

clk为时钟频率，等于64f0；

u1为输入，频率为f0；

ud为异或门鉴相器的输出，它作为变模可逆计数器的方向控制信号；

iout为加/减脉冲控制器的输出；

u2为ADPLL的输出，在相位锁定的频率为f0，相位与输入U1相差Π/2；

C、B、A可预置变模可逆计数器的模数，它在001～111范围内变化，相应的模数在2∧3～2∧9范围内变化；

En为可逆计数器使能端。

图中参数均为M=64，N=8，H=4

s

u1和u2达到锁定的时间为214.5ns

u1和u2达到锁定的时间为314.5ns。

由以上结果可看出，u2的输出是与u1同频率的对称方波，这是因为数控振荡器的输出经过N分频器进行分频使u2为高电平时恰使进借位抵消，当u2为低电平时也恰使进借位相互抵消，因而由iout提前或延迟产生的波纹在除N计数器输出端抵消。

由以上整个设计过程来看，锁定范围同K变模计数器的分频比K值有很大关系。

K值越大，锁定范围越窄，而且进位和借位的周期加长，导致环路锁定的时间也相应加长。

所以，本系统可以通过调节K值对锁定范围及同步时间进行调整，以满足不同条件下的需要由以上全数字锁相环三个不同模K值下的仿真波形可看出，显然，模K愈大，环路进入锁定状态的时间愈长。

模K愈小，环路进入锁定状态的时间愈短。

但K取得过大，虽对抑制噪声、减少相位抖动有利，但锁定范围越窄，而且进位和借位的周期加长，因而加大了环路进入锁定状态的时间。

反之，K取得过小，虽可以加速环路的锁定，但对噪声的抑制能力却随之降低。

因此由以上分析可知，模K的取值要适当。

4、设计电路的性能评测

通过前面对数字锁相环的设计，我们来考虑，如果参考信号f1频率偏离中心频率f0会如何。

首先假设用EXOR作为鉴相器，再令参考频率f1=1.25f0，再令M=16，K=4，N=8时的波形。

对于可以产生更高频率的ADPLL来讲，上升计数器必须比下降计数器有更长的的工作时间，因而相位误差一定为正。

大部分时间中上升计数器在工作，产生的进位比借位多，这迫使ID计数器提高其输出频率。

简单思考可以得到ADPLL工作的频率范围，很明显，当K计数器一直上升计数时，ADPLL产生最大的输出频率，进位脉冲频率由下式给出：

（5-1）

因为每个进位施加给ID计数器输入增量，都会使iout信号增加1/2周期。

ID计数器的输出频率增加

（5-2）

因为N分频计数器使频率减为1/N，ADPLL可以处理的中心频率的最大频率偏移为

（5-3）

这就是ADPLL的同步范围，由前面的翻转触发器与ID时钟及ID时钟输出可知，ID计数器处理一个进位或借位信号需要三个ID时钟周期，所以进位或借位脉冲的最高频率不会高于ID时钟频率的1/3，若有许多进位必须要ID计数器进行处理，那么，任意两个进位信号的延迟应大于3ID时钟周期，因为一个ID时钟周期为1/2Nf0秒，当下面条件满足时，就不会遗漏进位（或借位）

（5-4）

这里M，K，N通常是2的整数幂，所以实际应用中，N最小值为

（5-5）

然而，仅当N比Nmin大时，可以实现上式的同步范围；

如果N比Nmin小，一些进借位会被忽略掉，同步范围限制定在

（5-6）

只要参考频率f1偏离中心频率f0，输出信号u2就会出现波纹或相位抖动。

如果商f1/f0为有理分数f1/f0=m/n，这里，m，n为整数，就可以得到mT0=nT1，其中T0=1/f0，T1=1/f1，即参考信号的n个周期的时间等于中心频率的信号的m个周期时间完全相等。

IN1输入幅值为3.5vp-p，频率与自振频率相同方波信号（定义为载波）

IN2输入幅值为10vp-p，频率1KHZ的正弦波（定义为调制波）

用仿真仪器观察OUT1和IN2，为了可清楚地观看到调频波的疏密变化。

保持第一部的状态，连接OUT1端和IN3端（即将调频波接入解调电路），用示波器观察IN3和OUT2。

可清楚的观察到频率为1KHZ的正弦波。

即解调出的波形，可同时与IN2的调制信号进行比较。

其相位和频率相同。

三、结论及心得体会

以上设计基本完成了设计任务要求，通过利用锁相环来实现对信号调制解调设计了一个FMAMDSB的解调电路。

首先我们采用两个CD4046数字集成锁相环PLL，通过锁相环中的误差电压对压控振荡器的设置使载波频率随着调制信号的变化而变化，即实现调频功能，设计了调制电路。

然后将其输出信号作为解调电路的输入，再利用锁相环中的输入低通滤波器输出端接的缓冲放大器便可获得解调信号，完成了解调功能。

效果明显，原理简单。

由于仿真软件等原因，存在一定的误差。

应用锁相环路进行频率的解调，可以提高稳定性与准确性。

并且电路并不复杂。

是一种性价比比较理想的方法。

参考资料

[1]阳昌汉.高频电子线路.哈尔滨：

高等教育出版社，2006.

[2]郭颖娜.信号调制解调的设计北京：

现代电子技术出版社2006

[3]郑继禹.锁相技术西安：

电子科技大学出版社2006

[4]于洪珍.通信电子线路北京：

清华大学出版社2007

[5]张厥盛.锁相技术南京：

西安电子科技大学出版社2008