航天772所同芯计划高校合作科研项目指南.docx

航天772所同芯计划高校合作科研项目指南.docx

《航天772所同芯计划高校合作科研项目指南.docx》由会员分享，可在线阅读，更多相关《航天772所同芯计划高校合作科研项目指南.docx（25页珍藏版）》请在冰豆网上搜索。

航天772所同芯计划高校合作科研项目指南

附件1

航天772所2022年“同芯计划”高校合作科研项目指南

项目1：

集成电路抗辐射加固封装技术研究（TX-P22-01）

一、研究目标

针对高压、非易失存储器等集成电路对抗辐射加固能力提升的迫切需求，开展集成电路封装加固涂层结构设计、可控制备、性能评价与典型应用一体化研究，揭示涂层材料的抗辐射机理，突破抗辐射封装加固涂层材料可控制备关键技术，获得一种集高性能、低密度、高稳定等特性于一体的新型抗辐射封装加固涂层，建立涂层加固有效性试验评估方法，实现集成电路封装加固涂层的典型应用，为集成电路抗辐射封装加固提供理论基础和技术支撑。

二、研究内容

开展集成电路抗辐射封装加固涂层材料的理论设计、可控制备及典型应用一体化研究，形成抗辐射封装加固方法，分析高性能涂层材料抗辐射机理，实现集成电路抗辐射封装加固典型应用，具体研究内容包括：

1.集成电路抗辐射封装加固涂层防护机理研究

2.集成电路抗辐射封装加固涂层材料的设计制备

3.集成电路抗辐射封装加固涂层的防护性能评价方法研究

4.集成电路抗辐射封装加固涂层典型应用研究

三、成果形式

1.报告：

方法研究报告、测试报告

2.论文与专利：

SCI/EI论文1-2篇、专利1-2项

3.硬件：

封装加固集成电路样品2类

四、考核指标

1.涂层材料应用后，集成电路的抗总剂量指标提升50%

2.涂层材料的线性衰减系数（60Co）≥0.5cm-1

3.涂层密度≤5g/cm3

4.涂层结合力≥5N/mm2

五、研发周期：

2年

六、课题经费：

30万元

项目2：

抗辐射高可靠SiC功率器件技术研究（TX-P22-02）

一、研究目标

功率集成是提升器件性能、实现航天电子小型化轻量化的重要手段。

针对国产宇航级电源管理系统对高性能抗辐射高压功率器件的迫切需求，开展SiCMOSFET及与二极管单片集成器件抗总剂量辐射加固技术和抗单粒子辐射加固技术以及在极端工况下的可靠性与坚固性测试方法研究，揭示器件结构和工艺对抗辐射能力和器件坚固性的影响规律，优化SiCMOSFET及与二极管单片集成器件结构设计，开发SiC功率器件抗辐射加固制备工艺。

二、研究内容

1.高可靠性SiCMOSFET及与二极管单片集成器件辐射效应研究：

针对SiCMOSFET及与二极管单片集成器件的栅氧化层、场氧化层进行总剂量和单粒子工艺设计研究；

2.SiCMOSFET及与二极管单片集成器件高可靠性研究：

研究SiCMOSFET及与二极管单片集成器件短路、过流、浪涌和DC/DC变换器工况中的可靠性问题，搭建短路、过流和浪涌等可靠性测试装置以及DC/DC变换器。

三、成果形式

1.项目技术报告；

2.专题技术研究报告和相关技术文档（含SiCMOSFET及与二极管单片集成器件仿真结果、仿真模型、仿真代码、器件结构、版图、工艺流程、工艺参数、短路能力/过流能力/浪涌能力以及DC/DC变换器工况下的可靠性评估报告等信息）；

3.器件结构图文件和版图文件；

4.短路、过流和浪涌以及DC/DC变换器测试装置各一套；

5.SiCMOSFET器件及SiCMOSFET与二极管单片集成器件样品。

四、考核指标

完成栅氧耐压≥30V，源漏耐压≥1200V，耐短路时间≥3µs的抗辐射高可靠性SiCMOSFET及与二极管单片集成器件结构仿真、工艺参数设计和版图设计以及可靠性与坚固性测试评估工作，器件及集成的器件性能需满足以下指标：

1.栅氧化层耐压≥30V，源漏耐压≥1200V，短路时间≥3µs；

2.DC/DC变换器（含阈值电压、门极电流和导通压降3种在线检测功能）工况下运行时间≥300h；

3.抗总剂量辐射能力：

TID≥200krad（Si）；

4.抗单粒子烧毁及栅穿能力：

LET≥37MeV•cm2/mg；

5.工作温度：

-55℃~150℃；

6.发明专利1项，论文2~3篇。

五、研发周期：

1.5年

六、课题经费：

50万元

项目3：

有限资源约束下的多模态深度学习轻量化与专用加速器技术研究（TX-H22-01）

一、研究目标

多模态深度学习通过视频、语音、文字等不同信息来源对环境进行综合感知与理解，与单模态深度学习相比具有更好的泛化性，是未来人工智能领域的发展方向之一。

然而多模态深度学习模型规模庞大且不断增长，导致无法被高效地部署在资源有限的嵌入式设备上。

项目将面向嵌入式设备开展多模态深度学习轻量化算法框架研究，基于高层次综合设计方法学，设计有限硬件资源约束下的多模态深度学习专用加速器，为在边缘场景下实现对复杂环境的智能感知处理提供技术支撑。

二、研究内容

1.多模态深度学习模型的参数重要性指标研究：

通过建立适用于多模态深度学习模型的参数重要性指标，揭示影响模型轻量化的关键因素，为模型轻量化算法研究奠定基础

2.多模态深度学习模型的轻量化算法研究：

通过剪枝、量化、知识蒸馏等方法探索适用于多模态深度学习的轻量化算法

3.高层次综合设计方法学研究：

通过基于高层次综合方法设计加速器核心算法模块，建立可配置的高层次综合算法模板

4.有限资源约束下的多模态深度学习专用加速器设计：

通过设计专用电路实现对多模态深度学习轻量化算法的支持以及对推理过程的加速

三、成果形式

1.多模态深度学习模型剪枝、量化、知识蒸馏等轻量化算法框架源代码

2.多模态深度学习专用加速器高层次综合源代码、RTL源代码

3.面向ASIC的深度学习专用加速器高层次综合设计环境

4.多模态深度学习模型的FPGA演示系统（等效算力达到10TOPS以上）

5.算法与专用加速器设计报告

6.学术论文或专利两篇

四、考核指标

1.支持剪枝、量化、知识蒸馏等至少3种轻量化方法，支持INT8、INT4量化精度

2.轻量化模型准确率损失2%以内，支持至少两种轻量化方法的级联，压缩率达到10倍以上

3.支持对图像、语音、文字等至少3种模态数据的计算加速

4.多模态深度学习专用加速器性能达到10TOPS，int8能效比超过5TOPS/W

五、研发周期：

1年

六、课题经费：

50万元

项目4:

基于先进工艺的可配置高速接口电路设计与仿真关键技术研究（TX-H22-02）

一、研究目标

基于14nmFinFET工艺，以FPGA为代表的高性能集成电路晶体管规模达百亿级，其内嵌的高速接口传输速率达到28Gbps。

但摆幅下降、抖动和延迟等问题一直存在且限制了FPGA高速接口的开发和研制工作。

通过开展《基于14nm工艺FPGA高速接口的SerDes电路设计》工作，从工艺信息，电路结构，版图结构等方面开展理论分析，研究影响高速接口电路性能的主要原因。

进一步，协助电路设计和仿真分析，提出新型的SerDes电路结构、优化的均衡和时钟恢复算法等，为14nmFPGA高速接口的顺利研制提供理论支持。

二、研究内容

1.基于14nmFinFET工艺节点，协助SerDes电路设计和仿真分析，提供新型电路结构并且优化仿真效率。

具体而言，一）针对TX和RX的PMA层的均衡电路（FFE，CTLE,DFE），时钟恢复电路（CDR），PLL等关键模块，进行电路梳理，提供优化的算法和理论分析，以及完备的前仿真和后仿真结果。

二）SerDes电路模块众多，模型复杂度和数据运算量庞大，针对FPGA高速接口电路，提出合理的仿真方式、仿真策略，用于加快SerDes电路的仿真速度。

2.基于14nmFinFET工艺节点，722所具备给合作的高校提供流片条件。

协助测试和分析SerDes中锁相环PLL、TXPMA和RXPMA的性能，包括PLL抖动性能、TXPMA眼图性能、RXPMA抖动容限等性能参数，分析测试结果以及定位电路中需要优化模块。

最终，结合仿真、测试和版图结构，定位哪些关键，对SerDes电路数据传输性能带来影响，并形成基于14nm工艺SerDes电路通道传输的分析模型。

三、成果形式

1.形成SerDes电路设计和仿真的完整环境

2.基于14nmFinFET工艺SerDes电路通道传输的分析模型

3.《新型SerDes电路结构设计和仿真分析总结》

4.《基于FPGA的SerDes电路测试方法和测试分析报告》

5.发明专利和SCI论文

四、考核指标

1.设计和仿真的完整环境、通道传输的分析模型、2份报告

2.发明专利1项；SCI论文2篇

五、研发周期：

2年

六、课题经费：

100万元

项目5：

20GHz高速低抖动多相位时钟技术研究（TX-H22-03）

一、研究目标

通信系统和高速信号收发系统需要转换器速率不断提升，高速时钟的抖动、偏斜和占空比失调等因素成为超高速转换器提升转换速率和动态性能的瓶颈，高速低抖动多相时钟技术是超高速AD/DA转换器的核心共性技术。

基于14nm标准CMOS工艺，突破20GHz以上高速时钟生成、多相时钟生成等关键技术，能够满足20Gsps以上超高速AD/DA转换器以及32GbpsJESD204C高速串行接口等电路对多相位飞秒级低抖动时钟的技术指标要求。

二、研究内容

1.20GHz以上高速多相位时钟抖动等非理想因素的机理分析与建模，抑制时钟抖动的原理与方法研究；

2.飞秒级低抖动时钟接收（考虑PCB、封装等寄生参数影响）、多相时钟生成等关键电路模块设计技术研究；

3.高速数模混合电路14nm工艺版图设计技术研究。

三、成果形式

形成一套完整的低抖动高速多相位时钟技术方案，技术指标能够验证且满足考核要求。

1.20GHz以上低抖动高速多相位时钟技术研制总结报告；

2.专题技术研究报告和相关技术文档（须包含高速多相位时钟抖动专题研究和关键电路设计专题研究等）；

3.提供电路原理图、版图、模型文件及相应的仿真环境与测试方案等。

四、考核指标

1.电源电压：

1.0V、1.8V；

2.时钟频率：

≥20GHz；

3.时钟抖动：

≤100fs；

4.产生时钟相位数：

≥16。

五、研发周期：

1年

六、课题经费：

30万元

项目6：

基于深度神经网络的宇航集成电路质量缺陷视觉检测技术（TX-H22-04）

一、研究目标

宇航集成电路是指应用于卫星、飞船、导弹、运载火箭等航天型号任务中，具有工作温度范围大、力学条件高、寿命时间长等特殊要求的集成电路。

当前，面对其封装从多品种、小批量转向研制生产并举、批量高效率生产方式，人工镜检、目检等工艺环节要求多，质量控制难度大，针对宇航集成电路封装测试产线的智能制造技术研发迫在眉睫。

人工镜检是芯片表面缺陷的传统检测方法。

然而面对集成电路体积小、引脚数多等特点，人工镜检抽检率低、准确性不高、实时性差、效率低、劳动强度大、受人工经验和主观因素的影响大，因此无法满足大批量产品生产过程中宇航级高可靠质量检测的需求。

本项目针对镜检工艺质量控制和生产成本高的问题，开展镜检工艺过程数据采集与分析、基于机器学习的图像处理、基于深度神经网络和博弈优化的特征提取分类等技术研究，突破数据增广和样本不均衡技术、缺陷分类和目标定位神经网络、可视化与质量自决策等关键技术，形成针对宇航集成电路芯片缺陷的图像数据分析模块和智能镜检工艺决策知识库，从而建立智能芯片表面缺陷视觉检测系统，提升产品质量和生产效率。

二、研究内容

1.芯片表面缺陷分类和目标定位视觉检测深度神经网络技术

由于集成电路体积小、引脚数多等特点，人工镜检抽检率低、准确性不高、实时性差、效率低、劳动强度大、受人工经验和主观因素的影响大，因此无法满足大批量产品生产过程中宇航级高可靠质量检测的需求，因此本项目开展机器视觉检测方法研究，重点研究深度神经网络技术以实现芯片表面缺陷分类和目标定位。

2.图像分析、数据增广、均衡样本和可视化技术

针对当前数据集正负样本不均，图片清晰度不稳定以及由于芯片叠层三维的表面状况导致2D图片背景复杂的问题，开展缺陷图像特征分析、卷积特征提取、博弈数据增强、正负样本均衡技术和缺陷分类可视化技术研究。

3.精准质量自决策优化技术

通过图像特征分析、特征提取、数据增强、均衡样本、可视化技术和深度神经网络等相关技术研究，形成芯片表面缺陷自动标注，缺陷自动分类，质量预警等复合宇航用芯片工艺要求的高准确功能。

同时若可以得到其他工艺参数，开展质量问题机理探究，为芯片制造全流程工艺优化提供支撑。

三、成果形式

1.发表学术论文1篇；

2.申请发明专利2项；

3.研究中期报告1份，项目结题报告1份；

4.算法源代码、接口调用说明书、环境配置说明书;

5.基于web端开发缺陷检测系统，实现可视化前端界面。

四、考核指标

针对表面脏污、焊球缺陷、焊盘缺陷、芯片异位等镜检环节缺陷，完成基于神经网络的分类任务与检测任务算法模块；支持网络模型的训练与推断功能；网络模型训练支持在线数据增强方法；每种任务支持至少2种网络容量模型。

本项目预期在提供的缺陷分类数据集上，镜检效率提升不低于20%，缺陷分类准确率达到95%以上；在提供的缺陷定位数据集上，精确率（Precision）达到95%（IoU>0.5）以上。

五、研发周期：

2年

六、课题经费：

50万元

项目7：

硅基毫米波多功能电路关键技术研究（TX-H22-05）

一、研究目标

基于CMOS工艺，搭建毫米波电路仿真平台并进行器件建模，重点突破Ka~U波段毫米波多功能电路宽带射频收发、频率生成、幅相控制等关键技术，开发频率范围覆盖20GHz-60GHz，实现宽带阻抗匹配、上下变频、功率放大、频率生成、幅相控制等功能。

二、研究内容

硅基毫米波多功能电路关键技术研究包含如下四个方面的内容：

Ø毫米波接收电路技术研究；

Ø毫米波发射电路技术研究；

Ø毫米波频率生成技术研究；

Ø毫米波幅相控制技术研究。

项目通过对如上四个方面的研究，重点突破Ka~U波段宽带阻抗匹配、上下变频、功率放大、频率生成、幅相控制等关键技术，建立硅基毫米波多功能电路设计仿真平台，完成硅基毫米波多功能电路内核研制。

三、成果形式

1.文档成果：

包括项目开题论证报告、工作报告、设计与验证报告、使用手册、测试说明、芯片测试报告等。

2.实物成果：

包括项目电路数据、版图GDSII、芯片样品、测试评估板等。

3.智力成果：

包括公开发表的论文、申请的专利等。

4.仿真环境：

包括硅基毫米波多功能电路设计仿真平台等。

5.测试验证环境：

包括硅基毫米波多功能电路测试与分析评估等技术平台。

四、考核指标

1.功能要求

Ka~U波段硅基毫米波多功能电路集成低噪声放大器、上下频器、功率驱动放大器、频率生成、幅相控制电路等模块，片内实现宽带阻抗匹配；包含接收、发射通道，频率生成和幅相控制模块，具备将20GHz~60GHz范围内的毫米波信号进行上、下变频、低噪声放大、功率放大、幅相控制的功能。

具体的，最多采用不超过3个通道实现本项目要求的频率覆盖范围。

2.牵引性技术指标

（1）接收通道

射频信号输入频率范围：

20GHz~60GHz；

支持实数中频和复数基带模式，输出频率范围≥6GHz；支持外加本振；

增益控制范围：

≥20dB；

噪声系数：

≤6dB@40GHz，≤10dB@60GHz；

（2）发射通道

射频信号出频率范围：

20GHz~60GHz；

支持实数中频和复数基带模式，输入频率范围≥6GHz；支持外加本振；

最大输出功率：

≥5dBm；

输出OIP3:

≥20dBm；

转换增益：

≥10dB@40GHz；

（3）频率生成模块

频率范围：

20GHz-60GHz；

相位噪声：

≤-75dBc/Hz（@60GHz100kHzOffset）；

≤-104dBc/Hz（@60GHz1MHzOffset）；

支持输出频率相位同步；

（4）幅相控制模块

增益/衰减控制范围：

≥30dB；

增益分辨率：

≤0.5dB；

相位分辨率：

≤2.8°；

相位误差（RMS）：

≤5°。

五、研发周期：

2年

六、课题经费：

100万

项目8：

宽带射频通信电路数字算法关键技术研究（TX-H22-06）

一、研究目标

针对直接变频架构宽带射频收发芯片对数模混合校准技术的迫切需求，突破宽带射频收发电路数字校准算法关键技术，掌握支持DC-500MHz信号带宽的数字自动增益控制、载波泄漏、直流失调、镜像抑制和数字预失真（DPD）等数字校准算法技术，扩展宽带射频收发电路的数字校准算法带宽，为下一代宽带射频收发电路产品的研制奠定基础。

二、研究内容

宽带射频收发电路数字校准算法关键技术研究包含如下五个方面的内容：

Ø宽带射频接收电路数字自动增益控制算法研究；

Ø直接变频宽带射频发射电路载波泄漏抑制算法研究；

Ø宽带射频接收电路直流失调消除算法研究；

Ø直接变频宽带射频收发电路幅度相位失配（镜像抑制）校准算法研究；

Ø宽带射频发射电路数字预失真算法研究。

项目通过对如上五个方面的研究，重点突破大带宽射频收发电路的数字校准算法技术，掌握支持DC-500MHz带宽信号的载波泄漏、直流失调、幅度相位失配和数字预失真等数字校准算法技术，完成算法建模仿真与测试验证。

三、成果形式

1.文档成果：

包括项目开题论证报告、工作报告、设计与验证报告、使用手册、IP说明、IP测试验证报告等。

2.实物成果：

包括项目matlab算法模型、IP代码、芯片样品（如有）、测试评估板等。

3.智力成果：

包括公开发表的论文、申请的专利等。

4.仿真环境：

包括项目算法仿真、FPGA工程、设计仿真环境等。

5.测试验证环境：

建立基于软件无线电（SDR）的数字算法测试与验证评估等技术平台。

四、考核指标

1.功能要求

本项目重点研究支持DC-500MHz带宽信号的载波泄漏、直流失调、幅度相位失配和数字预失真等数字校准算法技术，完成算法模型、代码与测试验证。

2.牵引性技术指标

（1）算法支持的ADC/DAC位数≥14位；

（2）信号带宽：

≥500MHz；

●镜像抑制：

≥70dB；

●直流抑制：

≥70dBc；

●数字AGC收敛时间可调；

（3）DPD线性化带宽≥100MHz；

（4）ACLR≥60dB。

五、研发周期：

1.5年

六、课题经费：

30万元

项目9：

TTE总线芯片开发工具套件关键技术研究（TX-S22-01）

一、研究目标

时间触发以太网（TTE）作为未来宇航电子系统的骨干网络，是我所未来总线网络技术研究的战略方向，经过多年深耕，目前产品研制方面已取得一定的进展，但仍然存在一些技术瓶颈，严重制约着我所在该方向的突破与发展，问题亟需解决，即开展相关工具的研制。

首先，TTE产品与调度规划工具耦合性很高，当前调度规划工具受制于TTTech公司，且难以满足用户需求、体现芯片的功能，迫切需要调度规划工具的自主研发；其次TTE的正常运行需要通过配置文件对网络组件进行预配置，所以配置数据升级维护过程的可靠性和安全性需要得到重视和保障，解决所研TTE芯片可靠安全配置加卸载的问题；再次，TTE网络兼容时间触发，速率约束，普通以太网等三种混合流量的传输，极大地增加了监管和维护难度，因此需要解决网络运行过程中组件信息的采集和管理，提高网络分析效率，并形成网络管理工具。

本课题旨在通过国产自主可控TTE产品相关工具链的研制，形成集网络规划调度、网络配置加载和网络管理等功能于一体的TTE工具套件，提升用户体验，适应未来需求，并形成自主TTE产业链的重要支撑。

二、研究内容

1.在网络规划调度方面，拟研究基于以太网同时兼容AFDX和TT消息传输的新型网络分时复用技术。

规划调度定义每个网段上传输的TT消息的发送和接收窗口时间，实现静态离线调度，需要考虑最大端对端的延时，帧长，源的约束和物理介质的限制，同时保证ET消息的空闲传输。

通过合理时间规划能够保证ET（事件触发）流量和TT（时间触发）流量在同一条物理链路上进行传输，彼此之间互不冲突。

需要突破分布式网络调度算法、先验调度、多空调度、负载均衡等关键技术。

从而在NP问题中找出网络所有组件所有任务帧发送和接收的时间，并需必要的重叠性检查，此外还应考虑在TT调度下的RC流量延时保证。

2.在网络配置加载方面，拟实现基于以太网协议的时间触发网络配置文件加卸载功能。

依据航电系统数据及软件加卸载协议（ARINC615-A3），文件及数据格式依据ARINC665协议规定，完成对时间触发网络端系统及交换机的配置加载。

工具需要实现ARINC615A3协议规定的五种操作，依次为FIND，Information，Upload，介质定义下载操作，以及操作者定义下载操作。

同时工具需要提供加载端与目标端的功能切换，可以作为加载端对目标端进行配置加载，也可作为目标端完成对加载端发送报文的解析测试。

3.在网络组件管控方面，拟实现基于网络管理协议SNMP进行TTE组件管控的功能。

能够对时间触发网络各组件设备的过程状态信息、通信状态信息、寄存器结果信息进行访问和提取。

SNMP管理端工具完成管理报文信息统计后需对信息内容进行解析，提供信息解析结果给用户，完成用户与时间触发网络各组件过程管控信息交互。

三、成果形式

形成集TTE网络规划调度、网络配置加卸载及网络管理功能于一体的TTE工具链，并提供完整的开发及测试源码，API接口库，软件开发过程文档（包括需求分析，详细设计，API接口说明文档，测试用例，测试场景描述，测试结论报告）。

四、考核指标

1.网络可调度最大组网节点数512；

2.网络可调度拓扑规模最大32跳；

3.网络可调度单端口支持链路数最大512条；

4.可调度虚拟链路数目最大4096条；

5.网络可调度任务周期数目最高支持8种任意的互质周期；

6.介质传输速度支持100Mbps、1000Mbps和10Gbps混合；

7.网络调度粒度最长2us（10Gbps带宽）、20us（1000Mbps带宽），200us（100Mbps带宽），且该粒度可配；

8.调度支持Preemption、Shuffling、Mediareservation三种流量调度策略；

9.支持多种用户约束：

起始时间约束、结束时间约束、端对端的传输时延约束、最小传输抖动等约束；

10.网络配置加载协议依据ARINC615（A3），文件及数据格式依据ARINC665协议规定。

11.兼容TTTech的TTE网络组件的配置文件加载；

12.兼容网络管理SNMP协议，能够对所研时间触发网络产品（TTE端系统，交换机）进行管理库（MIB）信息获取并能在工具中完成信息解析，完成用户与时间触发网络各组件过程管控信息交互。

五、研发周期：

1年

六、课题经费：

100万元

项目10：

基于AI辅助的FPGA布局布线技术研究（TX-S22-02）

一、研究目标

布局布线是FPGAEDA流程中的核心环节，但随着FPGA芯片集成度及电路规模的提升，布局布线耗费时间过长、布线拥塞等问题愈发突出。

布局布线属于典型的启发式探索问题，变量空间大，难以寻找全局最优解，AI技术非常适合于此类高维数据空间问题的求解，但尚无将AI技术应用于FPGA布局布线领域的研究。

本项目拟在已形成的FPGA集成开发环境的基础上，基于深度学习等理论，开展AI辅助的布局布线技术研究，提高FPGA布局布线工具的结果质量、运行效率及智能化程度。

二、研究内容

针对已研究的FPGA集成开发环境，拟开展AI辅助的FPGA布局布线技术研究，勾勒出未来FPGA布局布线自动化工具的框架并为其提供设计理念。

利用深度学习等理论，解决布局布线过程中解空间探索以及布线拥塞预测等关键技术问题，探索基于AI辅助的FPGA布局布线工具基础架构解决方案。

突破现有FPGA布局布线技术的体系结构，指导优化布局布线的流程，在节省FPGA布局布线所需算力和时间的同时提升布局布线解的质量，提高FP