网络工程师计算机硬件知识Word文件下载.docx
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C.由硬件和软件相结合实现
D.有的计算机由硬件实现，有的计算机由软件实现
（46-48）Cache存储器介于CPU和主存之间，它的工作速度数倍于主存，全部功能由硬件实现。
由于转换速度快，因此软件人员丝毫未感到Cache的存在，这种特性称为Cache的透明性。
Cache的块号I与主存的块号J有函数关系：
I=JModM。
其中，M为Cache的总块数。
这里，主存块号可看做1234E8F（H），块内地址为8（H），而Cache总块数为16KB/16B=1024（块），两者求模，即1001000110100111010001111（1234E8P）取低10位即可得主存对应的Cache块号1010001111，然后连接上块内地址1000（8H），对应Cache地址表示为10100011111000。
问题（3）略。
A.00010001001101（二进制）
B.01001000110100（二进制）
C.10100011111000（二进制）
D.11010011101000（二进制）
A.先入后出（FILO）算法
B.随机替换（RAND）算法
C.先入先出（FIFO）算法
D.近期最少使用（LRU）算法
若磁盘的写电流波形如图2-22所示。
图中波形a的记录方式是（61）；
波形b的记录方式是（62）。
2.00）
A.调频制（FM）
B.改进的调频制（MFM）
C.调相制（PE）
D.不归零制（NRZ）
（61-62）不归零制：
高电平表示1，低电平表示0。
调相制：
低到高的翻转代表1，高到低的翻转代表0，常用于磁带机。
调频制：
有频率表示1，无频率表示0，用于早期的硬盘和单密度软盘。
改进的调频制：
在调频制的基础上加上了翻转规则，广泛应用于硬盘上。
（2）.
1.00）
A.调频制（FM）
B.改进的调频制（MFM）
内存按字节编址，地址从A4000H到CBFFFH，共有（31）字节。
若用存储容量为32K×
8bit的存储芯片构成该内存，则至少需要（32）片。
A.80K
B.96K
C.160K
D.192K
（31-32）按字节编址，地址从A4000H到CBFFFH，则表示有（CBFFF-A4000）+1个字节，即28000H个字节，转化成十进制：
2×
164+8×
163=163840字节，约为160KB。
转化为芯片规格为32K×
8b，即160/32=5片。
A.2
B.5
C.8
D.10
SCSI是一种通用的系统级标准输入/输出接口，其中（65）标准的数据宽度16位，数据传送率达20MB/s。
大容量的辅助存储器常采用RAID磁盘阵列。
RAID的工业标准共有六级。
其中，（66）是镜像磁盘阵列，具有最高的安全性；
（67）是无独立校验盘的奇偶校验码磁盘阵列：
（68）是采用纠错汉明码的磁盘阵列；
（69）则是既无冗余也无校验的磁盘阵列，它采用了数据分块技术，具有最高的I/O性能和磁盘空间利用率，比较容易管理，但没有容错能力。
A.SCSI-Ⅰ
B.SCSI-Ⅱ
C.FASTSCSI-Ⅱ
D.FAST/WIDESCSI-Ⅱ
（65-69）RAID0：
将多个较小的磁盘合并成一个大的磁盘，不具有冗余，并行I/O，速度最快。
RAID0亦称为带区集。
在存放数据时，其将数据按磁盘的个数进行分段，然后同时将这些数据写进这些盘中。
所以在所有的级别中，RAID0的速度是最快的。
但是RAID0没有冗余功能，如果一个磁盘（物理）损坏，则所有的数据都无法使用。
RAlD1：
两组相同的磁盘系统互作镜像，速度没有提高，但是允许单个磁盘错，可靠性最高。
RAID1就是镜像。
其原理为在主硬盘上存放数据的同时也在镜像硬盘上写一样的数据。
当主硬盘（物理）损坏时，镜像硬盘则代替主硬盘工作。
因为有镜像硬盘做数据备份，所以RAID1的数据安全性在所有的RAID级别上来说是最好的。
但是其磁盘的利用率却只有50%，是所有趾Ⅲ上磁盘利用率最低的一个级别。
RAID3：
RAID3存放数据的原理和RAID0、RAID1不同。
RAID3以一个硬盘来存放数据的奇偶校验位，数据则分段存储于其余硬盘中。
它像RAID0一样以并行方式来存放数据，但速度没有RAID0快。
如果数据盘（物理）损坏，则只要将坏硬盘换掉，RAID控制系统就会根据校验盘的数据校验位在新盘中重建坏盘上的数据。
不过，如果校验盘（物理）损坏，则全部数据都无法使用。
利用单独的校验盘来保护数据虽然没有镜像的安全性高，但是硬盘利用率得到了很大的提高，为n-1。
RAID5：
向阵列中的磁盘写数据，奇偶校验数据存放在阵列中的各个盘上，允许单个磁盘出错。
RAID5也是以数据的校验位来保证数据的安全，但它不是以单独硬盘来存放数据的校验位，而是将数据段的校验位交互存放于各个硬盘上。
这样，任何一个硬盘损坏都可以根据其他硬盘上的校验位来重建损坏的数据。
硬盘的利用率为n-1。
（2）.（66（分数：
A.RAID0
B.RAIDI
C.RAID2
D.RAID3
E.RAID4
F.RAID5
B.RAIDI
F.RAID5
C.RAID2
A.RAID0
1.现有四级指令流水线分别完成取指、取数、运算、传达结果四步操作。
若完成上述操作的时间依次为9ns、10ns、6ns、8ns，则流水线的操作周期应设计为______ns。
A.6
B.9
D.10
流水线周期即为执行时间最慢的子任务的执行时间。
2.单指令流多数据流计算机由______。
A.单一控制器、单一运算器和单一存储器组成
B.单一控制器、多个执行部件和多个存储器模块组成
C.多个控制部件同时执行不同的指令，对同一数据进行处理
D.多个控制部件、多个执行部件和多个存储器模块组成：
单指令流多数据流计算机由单一控制器、多个执行部件和多个存储器模块组成。
3.设某流水线计算机主存的读/写时间为100ns，有一个指令和数据合一的Cache，己知该Cache的读/写时间为10ns，取指令的命中率为98%，取数的命中率为95%。
在执行某类程序时，约有1/5指令需要存/取一个操作数。
假设指令流水线在任何时候都不阻塞，则设置Cache后，每条指令的平均访存时间约为______。
A.12ns
B.15ns
C.18ns
D.120ns
已知取指令的命中率为98%，取数的命中率为95%。
根据题意，每条指令的存取时间=平均取指时间+平均存取数时间。
根据公式：
平均存取速度=Cache存取速度×
Cache命中率+主存存取速度×
失效率得出：
（98%×
10ns+2%×
100ns）+1/5×
（95%×
10ns+5%×
100ns）=14.7ns≈15ns（这里要注意题中条件的各单位与最后计算结果的单位要一致）
4.中央处理器CPU中的控制器是由一些基本的硬件部件构成的。
______不是构成控制器的部件。
A.时序部件和微操作形成部件
B.程序计数器
C.外设接口部件
D.指令寄存器和指令译码器
中央处理器CPU中的控制器是由基本的硬件部件构成的，主要有时序部件和微操作形成部件、程序计数器、指令寄存器和指令译码器等。
容量为64块的Cache采用组相连方式映像，字块大小为128个字，每4块为一组。
若主存容量为4096块，且以字编址，那么主存地址应该为（43）位，主存区号为（44）位。
（1）.
A.16
B.17
C.18
D.19
（43-44）组相连映像地址结构如图2.24所示。
[*]
依据题意得：
Cahce分4块为一组，所以块长度=1b4=2；
64块的Cache可以划分为16组，所以组号长度=1b16=4；
字块大小为128，所以块内地址长度=1b128=7。
由于Cahce分为64块，因此主存分为4096/64=64个区，区号长度=1664=6。
主存块长度=164=2，主存组号长度=1b16=4，主存块内地址长度：
块内地址长度=1b128=7。
总长度=区号长度+组号长度+块长度+块内地址长度=19位。
A.5
B.6
C.7
D.8
5.相连存储器的访问方式是______。
A.先入先出访问
B.技地址访问
C.按内容访问
D.先入后出访问
相连存储器是指将其中任一存储项内容作为地址来存取的存储器。
用来寻址存储器的字段叫做关键字。
相连存储器的基本原理是把存储单元所存内容的某一部分作为检索项（即关键字项）去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。
在计算机系统中，相连存储器主要用于虚拟存储器中存放分段表、页表和块表：
在高速缓冲存储器中，相连存储器作为存放Cache的行地址之用。
这是因为在这两种应用中都需要快速查找。
6.若指令流水线把一条指令分为取指、分析和执行三部分，且这三部分的时间分别是t取指=2ns，t分析=2ns，t执行=1ns，则100条指令全部执行完中需______ns。
A.163
B.183
C.193
D.203
流水线执行时间=第一条指令执行时间+（指令条数-1）×
流水线周期可得：
（2+2+1）+（100-1）×
2=203ns
7.若某个计算机系统中FO地址统一编址，则访问内存单元和FO设备是靠______来区分的。
A.数据总线上输出的数据
B.不同的地址代码
C.内存与I/O设备使用不同的地址总线
D.不同的指令
统一编址：
将I/O设备与内存统一编址，占有同一个地址空间。
以地址区分访问外设或存储器，不需专门的I/O指令，但占用了一部分内存空间。
单独编址：
将I/O设备与内存单独编址，分别占用两个不同的地址空间。
由执行不同的指令区分访问内存或外设，所以需I/O指令。
直接存储器访问（DMA）是一种快速传递大量数据常用的技术。
其工作过程大致如下：
（1）向CPU申请DMA传送；
（2）获得CPU允许后，DMA控制器接管（73）的控制权；
（3）在DMA控制器的控制下，在存储器和（74）之间直接进行数据传送，在传送过程中不需要（75）的参与。
开始时需提供要传送数据的（76）和（77）。
（4）传送结束后，向CPU返回DMA操作完成信号。
A.系统控制台
B.系统总线
C.I/O控制器，
D.中央处理器
（73-77）DMA方式由硬件实现。
计算机硬件中设有DMA控制器，DMA控制器负责DMA请求、DMA处理等工作的控制。
总线使用权的转移由总线控制器负责。
DMA工作过程是指从DMA请求产生到总线使用权交还给CPU的整个过程。
DMA工作过程如下：
外设发出DMA请求；
CPU在总线周期结束时检查有无DMA请求，若有DMA请求，则响应DMA请求，把总线让给DMA控制器：
DMA控制器接管总线的使用权，在DMA控制器的控制下通过总线实现外设与内存之间的数据交换，这时交换数据的内存地址及数量由DMA控制器给出；
数据交换完成后，DMA控制器把总线的使用权交还给CPU。
在最简单的MemDMA情况中，我们需要告诉DMA控制器源端地址、目标端地址和待传送的字的个数。
A.外部设备
B.运算器
C.缓冲
A.外部设备
B.系统时钟
C.系统总线
D.中央处理器
A.结束地址
B.起始地址
C.设备类型
D.数据速率
B.设备类型
C.数据长度
8.使Cache命中率最高的替换算法是______。
A.先进先出算法FIFO
B.随机算法RAND
C.先进后出算法FILO
D.替换最近最少使用的块算法LRU
从提供的答案选项来看，LRU算法是一种相对较优的算法。
9.在32位的总线系统中，若时钟频率为1000MHz，总线上5个时钟周期传送一个32位字，则该总线系统的数据传送速率约为______MB/s。
A.200
B.600
C.800
D.1000
根据公式可得：
总线数据传输率=时钟频率/每个总线包含时钟周期数×
每个总线周期传送字节数。
现采用四级流水线结构分别完成一条指令的取指、指令译码和取数、运算以及送回运算结果四个基本操作，每步操作时间依次为60ns、100ns、50ns和70ns。
该流水线的操作周期应为（20）ns。
若有一小段程序需要用20条基本指令完成（这些指令完全适合于在流水线上执行），则得到第一条指令结果需（21）ns，完成该段程序需（22）ns。
在流水线结构的计算机中，频繁执行（23）指令时会严重影响机器的效率。
当有中断请求发生时，采用不精确断点法，则将（24）。
A.50
B.70
C.100
D.280
（20-24）出现条件转移指令和中断时，会影响流水线的效率，因为它们打断了流水线，使得流水线不得不重新装载。
当发生中断时，计算机并不立即响应该中断，而是先禁止指令继续进入流水线，然后等已在流水线中的所有指令执行完毕才响应该中断。
如果遇到转移指令，则必须等待输入操作完成以后才能进行别的操作等；
如果设置不精确断点法，则等已进入流水线的指令执行完，可能发生错误。
A.100
B.200
C.280
D.400
A.1400
B.2000
C.2300
D.2600
A.条件转移
B.五条件转移
C.算术运算
D.访问存储器
A.仅影响中断反应时间，不影响程序的正确执行
B.不仅影响中断反应时间，还影响程序的正确执行
C.不影响中断反应时间，但影响程序的正确执行
D.不影响中断反应时间，也不影响程序的正确执行
用并行处理技术可以缩短计算机的处理时间。
所谓并行性，是指（25）。
可以采用多种措施来提高计算机系统的并行性，它们可分成三类，即（26）。
提供专门用途的一类并行处理机（亦称阵列处理机）以（27）方式工作，它适用于（28）。
多处理机是目前较高性能计算机的基本结构，它的并行任务的派生是（29）。
A.多道程序工作
B.多用户工作
C.非单指令流单数据流方式工作
D.在同一时间内完成两种或两种以上工作
（25-29）并行性是指在同一时间内完成两种或两种以上工作，提高计算机系统的并行性，它们可分成三类，即资源重复、资源共享和时间重叠。
A.多处理机、多级存储器和互联网络
B.流水结构、高速缓冲和精简指令集
C.微指令、虚拟存储和I/O通道
D.资源重复、资源共享和时间重叠
A.SISD
B.SIMD
C.MISD
D.MB4D
A.事务处理
B.工业控制
C.矩阵运算
D.大量浮点计算
A.需要专门的指令来表示程序中并发关系和控制并发执行
B.靠指令本身就可以启动多个处理单元并行工作
C.只执行没有并发约束关系的程序
D.先并行执行，事后再用专门程序去解决并发约束
某CPU的主振频率为100MHz，平均每个机器周期包含4个主振周期。
各类指令的平均机器周期数和使用频度如表2.9所示，则该计算机系统的速度为平均约（5）兆指令/秒。
若某项事务处理工作所要执行的机器指令数是控制程序（以访内、比较与转移等其他指令为主）220000条指令和业务程序（以包括乘除在内的算术逻辑运算为主）90000条指令，且指令使用频度基本如表2.9所示，则该计算机系统的事务处理能力约为（6）项/秒。
若其他条件不变，仅提高主振频率至150MHz，则此时该计算机速度为平均约（7）兆指令/秒，对上述事务的处理能力约为（8）项/秒。
若主频仍为100MHz，但由于采用了流水线和专用硬件等措施，使各类指令的每条指令平均机器周期数都变为1.25，则此时计算机的速度平均约（9）兆指令/秒。
表2.9各类指令的平均机器周期数和使用频度
指令类别
平均机器周期数/指令
使用频度
访内存
2.5
25%
一般算术逻辑运算
1.25
40%
比较与转移等
1.5
乘除
15
5%
其他
5
A.1
B.5
C.10
D.15
E.20
F.33.3
G.50
H.66.7
I.100
J.200
（5-9）指令平均占用总线周期数=2.5×
25%+1.25×
40%+1.5×
25%+15×
5%+5×
5%=2.5s每秒指令数=时钟频率/每个总线周期包括的时钟周期数/指令平均占用总线周期数=100M/4/2.5s=10M
计算机系统的事务处理能力即为单位时间内执行程序的能力。
由题中列出的使用频度我们可以得出如表2.12所示的结论。
表2.12指令种类、指令条数及平均周期
指令种类
访存指令
比较转移指令
其他指令
算术运算指令
乘除指令
指令条数
约为100000条
约为20000条
约为80000条
约为10000条
平均周期
项事务处理共需机器周期个数=105×
2.5+105×
1.5+0.2×
105×
5+0.8×
1.25+0.1×
15=750000个
因为主振频率为100MHz，平均每个机器周期包含4个主振周期，所以每秒有100M/4=25M个机器周期。
一项事务所需时间为750000/25000000≈0.03s，即每秒处理事务I/0.03s=33.3项。
C.10
F.33.3
D.15
G.50
E.20
计算机执行程序所需的时间P可用P=I*CPI*T来估计，其中I是程序经编译后的机器指令数，CPI是执行每条指令所需的平均机器周期数，T为每个机器周期的时间。
RISC计算机采用（13）来提高机器的速度，它的指令系统具有（14）的特点。
指令控制部件的构建，（15）。
RISC机器又通过采用（16）来加快处理器的数据处理速度。
RISC的指令集使编译优化工作。
A.虽增加CPI，但更减少T
B.虽增加CPI，但更减少T
C.虽增加T，但更减少CPI
D.虽增加I，但更减少CPI
（13-17）精简指令系统RISC主要是将一条复杂的指令替换成多条简单的指令来执行，这样就增加了所执行指令的数量，同时降低了原先指令的复杂度，使每条指令的执行时钟周期缩短，从而达到高效率运行的目的。
CISC更适于采用微程序控制，而RISC更适于采用硬布线控制逻辑，RISC机器又通过采用大量的寄存器来加快处理器的数据处理速度。
A.指令种类少
B.指令种类多
C.指令寻址方式多
D.指令功能复杂
A.CISC更适于采用硬布线控制逻辑，而RISC更适于采用微程序控制
B.CISC更适于采用微程序控制，而RISC更适于采用硬布线控制逻辑
C.CISC和RISC都只采用微程序控制
D.CISC和RISC都只采用硬布线控制逻辑
A.多寻址方式
B.大容量内存
C.大量的寄存器
D.更宽的数据总线
A.更简单
B.更复杂
C.不需要
D.不可能
10.单个磁头在向盘片的磁性涂料层上写入数据时，是以______方式写入的。
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