数电慕课习题汇总文档格式.docx
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则F和G相或的结果为1
14.己知F（4民C）=J>
（3,4,6,7）,则F=^（05192,5）
15.求一个逻辑函数L的对偶式时，下列说法不正确的是
A.保持原式中的运算顺序不变。
B.常数中的“1”换成“0”，“0”换成“1”
C.原变量换成反变量，反变量换成原变量。
D.把L中的“与”换成“或”，“或”换成“与”
16.使逻辑函数从恥①匸习”+可为1的最小项有］个。
17.如果规定只能使用非门和2输入与非门来实现L二AB+AC,则正确
‘2
A）
B.C
C.
18.已知函数LU氏G力的卡诺图如图所示，则函数厶的最简与
-或表达式为4B+CD+3。
19.已知函数LM,B,C,Z?
）的卡诺图如图所示，则函数厶的最简与
-或表达式为CD+BD。
0001111G
+AC+BC二AB+BC
B.~AB+AB^AB+AB=1
C.（A+B）（A+C）=A+BC
+AB二A
21.已知A+B=A+C,则B=CoX
22.已知AB=AC,则B=CoX
23.刀个变量的最小项是包含全部刀个变量的乘积项，在乘积项中每个变量只能以原变量的形式出现一次。
24.用卡诺图化简一个逻辑函数，得到的最简与或式可能不是唯一的。
2577?
1+772‘2+皿3+=Alj•A/?
"
N氐•A/4。
J
>
26.逻辑函数厶二°
㊉（A&
B）的结果为b.
27.已知函数MA,B,C,〃）的卡诺图如图所示，则函数厶的最简与
-或表达式为CD+BDo
00011110
28.已知函数皿B,G力的卡诺图如图所示，则函数厶的最简与
-或表达式为BCD+BCD+BCD。
第三章
1.电路如图所示，输出端厶的表达式为
3.已知二变量输入逻辑门的输入A.B和输出F的波形如图所示，则该逻辑电路
4.一个十六路数据选择器，其地址输入（选择控制端输入）端有4个。
5.一个译码器若有100个译码输出端，则译码器地址输入端至少有7个。
6.下列电路中，属于组合逻辑电路的是。
A.计数器
B.译码器
C.寄存器
D.触发器
7.组合逻辑电路中的竞争冒险是由—门电路的延时—引起的。
&
一位8421BCD码译码器的数据输入线与译码输出线的组合是
：
4
:
6
10
9.设计一个对looo个符号进行二进制编码，则至少要io位二进制数码。
10.设计一个裁判表决电路。
裁判组由三个人组成：
主裁判力、副裁判〃和G在判定一次
比赛的结果时必须按照如下原则：
只有当两个或两个以上裁判支持，并且其中有一个为主裁判时，比赛结果的裁决才有效。
令力、B.C为1表示支持，为0表示反对。
裁决厂为1表示有效，为0表示无效。
能够实现该电路功能的是_Y=AB-f-AC。
11.当七段显示译码器的七个输出端状态为abcdefg-^UUl时（高电平有效），译码器辙
入状态（8421BCD码）应为0110。
12.下列表达式中不存在竞争冒险的有。
A.Y=B+AB
B.Y=AB€：
+AB
cY=AB+BC方
1丿•
13.函数F=AC+A・B+BC,当变量的取值为沪a_。
将不出现冒险现
象。
14.用3-8线译码器74HC138可以构成6-64线译码器，需要9片74HC138
15.为了使74HC138正常工作，使能输入端©
IE?
和上方的电平应是100。
16.多路数据分配器可以直接由_译码器来实现。
17.用两片4位比较器74HC85串联接成8位数值比较器时，低位片中的La>
B.La<
B.
La=B所接的电平应为001°
18.如图所示电路中，Y的最小项表达式是^（1,2,4,7,8,11,1344）
19.逻辑函数厶的卡诺图如图所示，以下关于厶的最简与或表达式正确的
B.L=AC+BD
DI/=j4・C+”・D
20.逻辑函数厶的卡诺图如图所示，以下关于Z的最简与或表达式正确的
是-
D.
L=A^C+B1J
22.
实现两个一位二进制数和来自低位的进位相加的电路叫全加器。
24.普通编码器的2个或2个以上的辙入同时为有效信号时，输出将出现错误编码。
7
25.当2个或2个以上的输入同时为有效信号时，优先编码器将只对优先级别高的输入进行编码。
26.串行进位加法器的缺点是运算速度慢，优点是电路结构简单。
超前进位加法器的优点是运算速度快，缺点是电路结构复杂。
27.当一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象,称为竞争。
由竞争而可能产生输出干扰毛刺的现象称为冒险。
28.常用的消除组合逻辑电路中竞争冒险的方法有三种：
发现并消除可能出现的互补变量运算、增加选通控制信号和使用滤波电路。
29.二进制译码器的作用是将输入的代码译成待定的信号输出。
第四章
1.如下图所示电路构成的锁存器，以下哪组忆S输入信号将导致相应信号撤销后，电路进
入不确定状态
BA.1,1
OB.0,0
c.0z1
D.1f0
2.指出下图所示电路构成的锁存器为哪种类型的锁存器
A.门控RS锁存器
•B.逻辑门控吩贞存器
JC.RS锁存器
D传辎门控吩贞存器
3.下图是〃锁存器定时图，在切~九中，表示输入信号〃建立时间的是，表示输入信号〃保持时间的是。
•A.4勺
OB.曲3
C.如上4
D・
4.以下关于锁存器和触发器描述正确的是
A.锁存器是脉冲边沿敏感器件，触发器是脉冲电平敏感器件
B.锁存器和触发器都是脉冲电平敏感器件
C.锁存器是脉冲电平敏感器件，触发器是脈冲边沿敏感器件
D.锁存器和触发器都是脉冲边沿敏感器件
5.试指出下图所示电路对少信号的敏感类型
•A.上升沿
B・高电平
C・低电平
D.下降沿
6.
表示输入信号
下图是。
触发器的定时图，表示输入信号〃建立时间的是
〃保持时间的是
A.上2、上3
•B.如、t\
C.切、如
OD.如B
7.当输入端S和水为,由或非门构成的基本SR锁存器会出现不稳定状态。
•A.S=l,R=1
B.S=l,R=0
C.S=0,R=0
D.S=0,R=1
当输入端S和*为,由或非门构成的基本SR锁存器保持原状态不变。
A.5=1,D
OB.41,7?
=1
•C.5=0,R=O
D・40,2?
-1
9.用或非门构成的基本SR锁存器，其特性方程中，约束条件为9?
0。
这说明两个输入信
A.不能同时为0
B.可以同时为0
C.可以同时为1
•D.不能同时为1
10.当输入端S和^为,由与非门构成的基本SR锁存器会出现不稳定状态。
B.可叹同时为0
11・
对于门控〃锁存器来说，在
条件下，输出端0总、是等于输入的数据几
O
A.任何时候
B.使能脉冲之前
■
C-使能脉冲期间
D.便能脉冲之后的瞬间
12.
触发器有个稳定状态，
它可以存储1位二进制码，存储8位二进制信息需
要
个触发器
A・1,2
•
B.2.2
C.2,4
D.2,2
13.触发器被淸零（复位）后，Q和Q端的状态分别为和
*B.0,1
D.1,1
14.触发器的输出逻辑电平从1到0或从0到1的转换称为
C'
A-保持
B.置位
C.清零
•D.翻转
15.触发器少输入端的三角形符号指的是
A.电平触发•B.边沿触发C-低电平有效输入D.高电平有效输入
16.下降沿触发的边沿〃触发器在6P下降沿到来之前户1、弘0,而6P下降沿到来之后变为户0、K亠则触发器的状态为
•A.1
B.0
C.状态不变
OD.状态不确定
17.假定锁存器的初始状态为0。
对于下图所示的电路和输入波形，辙出端Q的波形图
为。
R
18.假设电路的初始状态为01,对于下图所示的电路和输入波形，辙出端0和Q的波形
^jrirruL.
bIIIb4IIs_nmur?
i^
IIIIRIII
.Tjjjirnir
0II•I••・
sY\\\LUtil
••・•・■•・
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Q
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••••••••
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•■
UTLFnlr^
III••I
19.在下图中，假设触发器的初态均为0,则Q的波形图为
cp_njn_n_rL
CP——r>
——
a.cp_T"
|_r~Lp_|"
~L0~~Li-.
•B.cp_n_rLrLTL
（c-cp_r_L_r_[_ri_n_ntrkrn-L2_|—t—r-L
20.用CMOS电路74HCT02或非门构成消除机核开关抖动影响的电路及开关S由位置A到B
时波形如图所示，试确定Q端的波形为
/111
RIU1I11
21・下图是0锁存器定时图，下列说法正确的是
・A-'
滾示使能信号£
脉沖宽廈的翱'
值。
[■B.11表示辑入数掳信号D的保持时闾。
[■C.f威示轴岀信号对轴入信号的响应延迟时间，即输岀宓低电平到高电平对信号Q的延迟时何
[■D.上倉示辑岀信号对输入信号的响应延迟时间，即辐出加高电平到低电平对信号战延迟时孤
22.由〃触发器构成“触发器的电路是
23.
24.在下图所示电路中，能完成T触发器逻辑功能的电路有•
■A.
25.在图示电路中，能完成严P'
的逻辑功能的电路有
BA.
E
HKB.
—
DQ
一
C
26.在图示电路中，能完成Qn+}=QH的逻辑功能的电路有
触发器在〃输入信号的作用下可以工作在4个状态一一置1,置0,保持和翻转。
27.〃触发器当〃都为1时，下一个状态维持与现态一致。
28.T触发器的下一状态与7•输入信号保持一致。
29.触发器的保持时间是指在有效电平转换之前，数据必须保持不变的时间间隔。
X30・下图两个非门构成的电路就是一个最基本的的双稳态电路。
在接通电源后，它可能随机地进入0状态或1状态，且能长期保持这一位二进制数据不变。
但因为没有控制机构，所以无法在工作时改变和控制它的状态，从而不能作为存储电路使用。
G：
第五章
1.一个8421BCD码计数器至少需要个触发器。
A.3
OB.10
•C.4
D.5
2.有一同步时序电路，由三个上升沿触发的D触发器构成，其控制输入
则该电路可产生循环长度为7的序列，
设起始状态=由Q输出，则此序列为。
OA.1110010
*B.1001011
OC.1001001
oD-1100011
3.用刀个触发器构成计数器，可得到的最大计数容量（即计数模）为。
A.n
B.2n
•C.2s
D.n2
4.如图所示的数字逻辑部件。
其中各方框中均是用模N的计数器作N次分频器，则A
处的频率是400kHz,B处的频率是40kHz,C处的频率是■：
.
A・400Hz•B.2500Hz
]C.500Hz
DD.25kHz
5.某时序电路的输入为上输出为Z,状态按22排序，其状态转换真值表如下所示，则
该电路的逻辑功能是°
QL
护
Op
0卩
0“
0「
g
02
Oe
1J
Og
1^
0门
2
1-
（P
0护
3
Od
0*1
Ou
OA.模4加法计数器•B.模3可逆计数器OC.模4可逆计数器OD.模4减法计数器
6.有鸟两个状态，条件可确定鸟和耳不等价。
A.状态不同B.输出相同•C.输出不同OD.状态相同
7.同步时序电路中触发器的数目为N,状态数为"
，则两者的关系为
A.
金N2
M52N
（NJ）2<
MWN2
・D.
2曲<
8.某同步时序电路的状态图如下图所示，用〃触发器设计时的最简激励方程组为，电路能否自启动。
•D:
=0y不能
B-D理D产$2=0，診
C・D:
=0lfD,=OVD^O2i不能“
dDz=0vD\=QtyDr.=O2jrl
9.状态图如图所示，电路的输入为人输出为X试用两个上升沿触发的〃触发器设计
该电路，要求电路使用的门电路最少。
则各个蝕发器的激励方程及输出方程
->
B・4氓，&
J頁
*A）=AQi，屁=^Q\*'
•C.J•严,K严匸Q
Jo=AQi，K@=AQi
io.时序电路如图所示，分析电路确定电路的有效循环状态数为,能否自启
A.6,不能
B.5.能
Oc.5,不能
•D.6.能
11・已知不可以重叠检测101序列检测器的输入序列.输出序列如下，其状态图
为。
输入4010*******
输出Z：
0001000010
V/XT
co
1.0/i
cO
00厂、厂、1/0
、./00
1/1/00
d
12.用触发器实现下图所示输岀波形，每一个Z1和爲的周期内，可以等分
为段时间间隔相等的状态，需要电路有种状态来实现。
4>
42
3.344.••••ABcD
13.在某计数器的输出端观察到如图所示的波形，该计数器的模为
申_DLTLn_n_rLn_n_TLn_
0。
I
1
1l_
1厂
OA.7
0B.5
OC.8
ed.6
14.电路如图所示，假设初始状态Q2Q1Qo=000o由FF1和FFO构成的电路是进
OA.4,8
•B.3,6
OC・3,5
OD.4,615.电路如图所示。
输入^7A）A^4^3^-2^1A）依次
为,则电路构成模174计数器。
A.01010011
B.01010000
C.01010110
D・01010010
16.由三个触发器构成的移位寄存器状态转换图如图所示，现要设计一个模3的移位型计
010*-'
►100
011"
"
►ll（k'
_►KXk1
001。
_►01O-
17.电路如图所示•经炉脉冲作用后，欲使e'
+1=,则久〃输入应
IK
01CX'
►100^
Oil_►llCh-'
►10W
c.
11CK1►100^
18.下图所示电路是
a
■A.首呂自启动
□B.不能自启动
□C.模10
■D.递垢
19.描述同步时序电路的方程组有激励方程组、转换方程组和输出方程组，而描述异步时序电路的方程组除了以上三类之外，还多了一类时钟信号方程组，不过异步时序电路的这三类方程组与同步时序电路的这三类方程组相同。
20.
在图（a）所示电路中，CP脉冲的频率为2kHz,则输出端0的频率为4kHz：
图（b）所示电路中，6P脉冲的频率为4kHz,则输出端0的频率为4kHzo
21.某电视机水平-垂直扫描发生器需要一个分频器将31500Hz的脉冲转换为60Hz的脉
冲，构成此分频器至少需要9个触发器。
22.根据最简二进制状态表确定输出函数表达式时，与所选触发器的类型无关。
23.时序电路的根本特征是它任意时刻的输出不仅取决于当时的输入，而且还取决于电路
原来的状态。
因此，除了时钟疗外，没有输入变量的电路不是时序电路。
第六章
1.非阻塞性賦值运算符为（）。
A.=>
B.=
C.==
D.<
=
2.在verilogHDL中，下列语句哪个不是条件语句
A.case
Oif-else
•C.repeat
D.casez
3.已知a=29bio,b=3,bllO,那么{atb}=（）
•A.ybiono
OB・3^110
OC・4zbl000
Od.ybiioio
4.已知a=4’blOlO,b二4’bllOO,那么&
（3&
b）=（）
OA.Vbl
•B.lzbO
OC・451020
OD・4#bl000
5.下列语句中，不属于并行语句的是（）
A.assign语句
•B.case语句
Oc.兀件例化语句OD.过程语句
6.下列VerilogHDL程序所描述的电路是（
moduleMED（Q,DATA,CLK）
i叩utDATA,CLK;
outputQ;
regQ;
always@（posedgeCLK）
begin
Q<
=DATA:
end
endmodule
A.RAM
OB.T触发器
ec.d触发器
D.寄存器
7.如下VerilogHDL程序所描述的是一个触发器，对它的描述正确的是（）
moduleFF（Q,DATA,CLK）
inputDATA,CLK;
regQ：
=DATA;
•A.该触发器对CLK信号的卜•升沿敏感。
QB.该触发器对CLK信号的下跆沿敏感。
OC.该触发器对CLK佶号的低电平敏感。
D.该触发器对CLK信号的岛电平敢感。
在连续賦值语句中被赋值的变量应该定义为哪种数据类型（
A.以上均可
B.reg
<
•c.wire
D.time
9.在VerilogHDL中，下列标识符不正确的是（）。
OA.INITIAL
WB.Real?
C.Count
OD・_2t01MUX
10.对语句assignY=seiA:
B；
进行逻辑综合，得到的硬件电路为（）
OA.编码器
OB.数值比较器•C.数据选择器
OD.译码器
11・有限状态机FSM分为组合和时序两种类型。
12.：
lxVerilogHDL程序模块是以module开始，以endmodule结尾的。
14.在模块中如果没有明确地说明输入、输出端口的数据类型，则其缺省值是位宽为1位的wire型变量。
15.在串行语句块中，阻寒赋值语句按照它们在块中排列的顺序依次执行，即前一条语句没有完成賦值之前，后面的语句不可能被执行。
16.相等运算符（==）与全等运算符（===）的用法一样，没有任
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