FPGA技术课程设计数字式竞赛抢答器终稿Word文档格式.docx
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group1
group2
group3
group[1]
group[2]
1
当信号还没有被锁存时，group输出为00。
组员（）曾雪的设计要求：
组别译码提醒模块
输入信号：
0]，clk
输出信号：
warn,light[2:
模块用于控制蜂鸣器及三个LED灯，其中warn控制蜂鸣器，light控制组别信号灯。
当出现group信号从00变化到其它后，蜂鸣器发出1~2s声响，频率由表示已经抢答到，对应抢答到组别的LED灯亮。
组员（）明亮的设计要求:
计分模块
0],right,wrong
score1[7:
0],score2[7:
0],score3[7:
该模块用于对各个组进行计分，并将结果输出。
当right每来一个下降沿触发对应组别加分功能，当wrong每来一个下降沿触发对应组别扣分功能。
其中加分功能和扣分功能有其他组员提供函数。
score1,score2,score3分别对应于组别1，组别2，组别3的计分结果。
由于只需考虑十位和百位，所以只需要8位的二进制数，其中score的高4位表示得分的百位，低四位表示得分的十位数字。
组员（）王翔的设计要求:
组别分数动态扫描显示模块
0],score2[7:
0],group[2:
wei[7:
0],duan[6:
该模块主要实现对分数，抢答到的组别的动态扫描，将它们动态显示在数码数码管上。
其中score1，score2，score3分别表示当前得分，wei[7:
0]和duan[6:
0]分别表示位选和段选信号，clk为扫描时钟。
组员（）林静的设计要求:
编写2个函数，分别实现计数模块加分功能，扣分功能。
并在一个模块进行仿真测试函数功能，直到正确。
add:
其参数为当前分数，实现对参数的加分功能，每次加分为10分，并以八位二进制储存百位和十位，其中高四位表示得分百位上的数字，低四位表示十位上的数字。
reduce:
实现对参数的加分功能，每次扣分为10分，其他相同。
2015年4月20日
一．设计步骤
1、设计准备：
根据设计需求，分析整个系统功能及设计任务，可知，系统需要四个模块来实现其功能。
分别为：
设计抢答鉴别锁存模块、组别译码抢答模块、计分模块、组别分数动态扫描模块。
初步选定设计方案，然后根据功能分配任务。
2、设计输入：
（1）设计编写抢答锁存模块代码。
（2）设计编写组别译码模块。
（3）设计编写计分模块
（4）设计动态扫描模块
（5）将以上四个模块组合，设计出这四个模块的顶层模块。
（6）加上消抖模块
3、功能仿真：
在每个模块设计完成后，对该模块设计仿真波形，进行仿真。
4、引脚约束：
根据功能设计及FPGA外围电路设计，对引脚进行约束。
二．设计整体流程图
三．设计方案（可包含主控制电路状态转换图）
1、FPGA的具体模块电路连接组合如下图所示：
Group[1:
Cllk
wrong
right
抢答锁存模块
Light[2:
Score[7:
0]【[[[[[[【&
：
0】
2、各个模块的功能及设计方案;
（1）抢答锁存鉴别模块
功能：
然后将锁存到的信号按真值表输出。
（2）组别译码提醒模块
功能：
模块用于控制蜂鸣器及三个LED灯，其中beep控制蜂鸣器，light控制组别信号灯。
当出现group信号从00变化到其它后，蜂鸣器发出1~2s声响，表示已经抢答到，对应抢答到组别的LED灯亮。
（3）计分模块
。
（4）计分模块的加分，扣分函数设计：
Add：
（5）动态扫描组别分数显示模块
0]分别表示位选和段选信号.
（6）前4个模块的组合
设计思路：
根据设计方案具体的模块连接，如1中图所示，设计顶层模块。
输入：
总共3个按键输入信号，一个时钟输入信号
输出：
一个控制组别灯的信号，一个数码管断选和一个位选信号。
具体设计如下：
四.顶层及各自模块波形图仿真分析
1、鉴别锁存模块波形设计：
分析：
开始时，group输出为00，当reset复位后，key[2]出现一低电平（第三组按下），group输出11，当接着key[1]按下，group输出不变，当再来了一个reset信号后，key又有效了，后面的也是如此。
显然实现了抢答鉴别锁存功能。
2、组别译码提醒模块：
当group由00变化到01，10,11，时显然light对应真值表变化。
而Warn开始以时钟周期一半的频率变化，由于需要在50个时钟周期才能停止变化，所以为了更完整的验证light信号的变化，设计group的变化时没有根据实际时间来变化。
3、计分模块：
（1）
score表示分数百位和十位。
开始时，初始分数为100分，
当group为10时，right来了一个低脉冲后，score2变为了8’h11;
当group为01时，right来了一个低脉冲后，score1变为了8’h11;
当group为11时，wrong来了一个低脉冲后，score3变为8’h09;
再对其他分析，显然实现了功能。
（2）该模块调用的加分，扣分函数的测试波形及分分析
Reduce:
这两个函数都用时钟信号（作为测试的辅助信号）对其测试，可以看到，add中实现了每次加1的功能，（由于百位和十位，相当于加了10），reduce实现了减一的功能。
4、动态扫描模块：
分析：
每来一个时钟信号，位选按次序变化一次，断选信号变化一次，对应于该位所显示的分数的数码管控制数值。
比如：
第三位对应于用于控制score2百位，被选中时，score3位8’h30，显然对应断选输出8’h06;
其他位置可的同样验证。
5、次顶层模块
复位信号后，当key[0]出现一个脉冲，light变为3’h1.Warn开始以时钟频率的一半变化。
显然实现了模块1和模块2的功能。
每来一个时钟信号，位选按次序变化一次，断选信号变化一次，对应于该位所显示的分数的数码管控制数值。
开始时，由于每人开始都是100分，段选百位和十位应显示1和0，对应断选信号为7’h01,7’h4f;
第八位用于显示抢答到的组数，当第八位位选打开时，对应断选输出为7’h4f,恰好对应于所选组数第一组。
当来了一个right低脉冲后，位选第一位，第二位打开时（控制score1百位和十位），断选信号输出7’h4f,7’h4f，对应于110分，显然实现了加分功能和动态扫描功能。
同样可以验证减分功能的真确性。
五．体会
本次课程设计是一次对前段时间学习的考验与检测，通过这次对一个比较完整数字系统的设计，从最初的完全迷茫，到后来的题目选定，在到任务分配，与同学一起讨论，查阅资料，解决遇到的问题，我真真切切地感受到了设计中的快乐与辛酸。
有时候遇到了一个很简单的错误，却要找很久才能解决。
有时候甚至苦恼，发怒。
但是最欣喜的时刻莫过于当绿色的波形在眼前出现的那刻，那是一份努力的结果，每每都让我感到了小小的兴奋。
设计过程，我发现了很多以前没有注意到的问题，比如，同一个变量不能在两个always语句中进行赋值，尽管没有语法错误，但是在综合的时候会报错。
再比如，所有的输入都应该是wire型变量，所以在例化时，中间变量都要设置成线网型的。
再比如，在调用函数时，不能把输入直接作为参数传递。
多少天的屏幕守候，多少个夜晚的挑灯夜战，当时间的记忆写满辛酸的汗水，我想我收获了艳阳下最丰硕的果实。
六．程序源码
modulesnatch（key,reset,group
）;
input[2:
0]key;
inputreset;
outputreg[1:
0]group;
regq;
wireqiang,clk;
assignqiang=（key[0]&
key[1]&
key[2]）;
assignclk=（qiang||q）;
always（negedgeclkornegedgereset）
if（!
reset）
begin
q<
=0;
end
elseq<
=!
q;
always（negedgeclk）
begin
case（key）
3'
b110:
group<
=2'
b01;
b101:
b10;
b011:
b11;
default:
b00;
endcase
end
endmodule
（2）组别译码提醒模块
modulewarning（clk,
group,light,warn）;
inputclk;
input[1:
outputreg[2:
0]light;
outputregwarn;
regena;
reg[5:
0]t;
initial
begin
warn<
=1'
b1;
cnt<
=6'
b0;
end
always（posedgeclk）
if（ena）
begin
cnt<
=cnt+1'
if（cnt==6'
b1111111）
ena<
always（group）
case（group）
2'
b00:
light<
=2'
b000;
b01:
b001;
b10:
b010;
b11:
b100;
endcase
if（group!
=00）
ena<
always（cnt）
warn<
=warn+1'
（3）计分模块
modulecont（group,score1,score2,score3,right,wrong
inputright,wrong;
input[1:
outputreg[7:
0]score1,score2,score3;
reg[7:
0]s1,s2,s3;
s1<
=8'
b00010000;
s2<
s3<
score1<
score2<
score3<
function[7:
0]add;
input[7:
0]score_start;
reg[3:
0]gao4,di4;
gao4=score_start[7:
4];
di4=score_start[3:
0]+4'
if（di4==4'
b1010）
begin
di4=4'
b0000;
gao4=gao4+4'
end
add={gao4,di4};
endfunction
0]reduce;
0];
b0）
gao4=gao4-4'
b1001;
else
di4=di4-4'
reduce={gao4,di4};
always（negedgeright,negedgewrong）
if（right==0）
if（group==2'
b01）s1=add（s1）;
b10）s2=add（s2）;
b11）s3=add（s3）;
score1=s1;
score2=s2;
score3=s3;
end
else
b10）s1=reduce（s1）;
b10）s2=reduce（s2）;
b11）s3=reduce（s3）;
（4）动态扫描组别分数显示模块
modulescan_led（group,score1,score2,score3,clk,wei,duan）;
input[7:
0]score1,score2,score3;
outputreg[6:
0]duan;
0]wei;
reg[2:
0]t_scan;
reg[3:
0]dataout;
cnt_scan<
=16'
=cnt_scan+1'
always（cnt_scan）
case（cnt_scan）
b000:
wei=8'
b0000_0001;
b001:
b0000_0010;
b010:
b0000_0100;
b0000_1000;
b100:
b0001_0000;
b0010_0000;
b0100_0000;
b111:
b1000_0000;
always（wei）
case（wei）
8'
b0000_0001:
dataout=score1[7:
b0000_0010:
dataout=score1[3:
b0000_0100:
dataout=score2[7:
b0000_1000:
dataout=score2[3:
b0001_0000:
dataout=score3[7:
b0010_0000:
dataout=score3[3:
b0100_0000:
dataout=4'
dataout={2'
b00,group};
always（dataout）
case（dataout）
4'
b0000:
duan=7'
h01;
b0001:
h4f;
b0010:
h12;
h06;
h46;
h24;
h20;
h0f;
b1000:
h00;
b1001:
h04;
default:
h0;
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