EDA数字秒表设计Word下载.docx

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一、系统组成框图……………………………………………………5

二、各模块原理及其程序……………………………………………5

1、六进制计数器……………………………………………………6

2、十进制计数器…………………………………………………6

3、蜂鸣器………………………………………………………7

4、译码器…………………………………………………………8

5、控制器…………………………………………………………9

三、系统仿真………………………………………………………10

1、六进制计数器…………………………………………………10

2、十进制计数器…………………………………………………10

3、蜂鸣器………………………………………………………10

4、译码器………………………………………………………10

5、控制器………………………………………………………10

四、心得体会……………………………………………………11

设计过程

一．系统组成框图

二．各模块及的原理及其程序

（1）六进制计数器

libraryieee;

useieee.std_logic_1164.all;

useieee.std_logic_unsigned.all;

entitycount6is

port（clk,clr,start:

instd_logic;

daout:

outstd_logic_vector（3downto0）;

cout:

outstd_logic）;

endcount6;

architecturebehaveofcount6is

signaltemp:

std_logic_vector（3downto0）;

begin

process（clk,clr）

ifclr='

1'

thentemp<

="

0000"

;

cout<

='

0'

elsifclk'

eventandclk='

then

ifstart='

then

iftemp>

0101"

elsetemp<

=temp+1;

cout<

endif;

endprocess;

daout<

=temp;

endbehave;

（2）十进制计数器

libraryieee;

useieee.std_logic_arith.all;

entitycount10is

port（clr,start,clk:

cout:

outstd_logic;

daout:

bufferstd_logic_vector（3downto0））;

endcount10;

architecturebehaveofcount10is

process（clr,start,clk）

thendaout<

elsif（clk'

）then

ifstart='

ifdaout="

1001"

elsedaout<

=daout+1;

endif;

endprocess;

endbehave;

（3）蜂鸣器

entityalarmis

port（clk,I:

q:

outstd_logic）;

endalarm;

architecturearofalarmis

signaln:

integerrange0to20;

signalq0:

std_logic;

process（clk）

begin

ifclk'

ifi='

thenq0<

n<

=0;

elsifn<

=19andi='

q0<

=notq0;

=n+1;

elseq0<

q<

=q0;

endar;

（4）译码器

entitydeledis

port（num:

instd_logic_vector（3downto0）;

led:

outstd_logic_vector（6downto0））;

enddeled;

architectureaofdeledis

process（num）

begin

casenumis

when"

=>

led<

0111111"

0001"

0000110"

0010"

1011011"

0011"

1001111"

0100"

1100110"

1101101"

0110"

1111101"

0111"

0100111"

when"

1000"

1111111"

1101111"

whenothers=>

0000000"

endcase;

endprocess;

enda;

（5）控制器

entityseltimeis

port（clr,clk:

inbit;

dain0,dain1,dain2,dain3,dain4,dain5:

instd_logic_vector（3downto0）;

sel:

outstd_logic_vector（2downto0）;

outstd_logic_vector（3downto0））;

endseltime;

architectureaofseltimeis

integerrange0to5;

if（clr='

）then

sel<

000"

temp<

elsif（clk='

andclk'

event）then

iftemp=5thentemp<

=temp+1;

casetempis

when0=>

=dain0;

when1=>

001"

=dain1;

when2=>

010"

=dain2;

when3=>

011"

=dain3;

when4=>

100"

=dain4;

when5=>

101"

=dain5;

endcase;

三．系统仿真

（1）六进制

（2）十进制

四．心得体会

开始做设计时总是会犯一些错误，只有经过不停的改错不停的编译才能得到正确的程序。

在编程时，我充分使用了结构化的思想，这样程序检查起来也比较方便，调试时也给了我很大方便，只要一个模块一个模块的进行调就可以了，充分体现了结构化编程的优势。

在设计中要求我要有耐心和毅力，还要细心，稍有不慎，一个小小的错误就会导致结果的不正确，而对错误的检查要求我要有足够的耐心，通过这次设计和设计中遇到的问题，也积累了一定的经验，对以后从事集成电路设计工作会有一定的帮助。

在应用VHDL的过程中让我真正领会到了其并行运行与其他软件顺序执行的差别及其在电路设计上的优越性。

用VHDL硬件描述语言的形式来进行数字系统的设计方便灵活，利用EDA软件进行编译优化仿真极大地减少了电路设计时间和可能发生的错误，降低了开发成本，这种设计方法在数字系统设计中发挥越来越重要的作用。

新疆大学课程论文（设计）、学年论文评分表

题目

数字秒表设计

作者

古再丽努尔艾则孜

专业年级

通信12-2班

指导教师

努尔比亚老师

指导教师评语及

评分建议

指导教师：

年月日

院

（部）

或

教

研

室

意

见

学院或教研室主任：