远程数据传输中并行转串行LVDS接口设计毕业论文设计说明书文档格式.docx
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248um，
功耗为200mW。
3）数据传输速度快。
现在LVDS接口电路数据转换速度已经达到了十几吉，还在不断的增长，针对通讯技术发展及3C融合的加快，国外公司加大了在该领域的投入，领先优势不断扩大。
一些有名的大公司，国半、TI、飞兆半导体己推出各种LVDS产品，其中性能比较高的例如FINl217串行器FINl219解串器，数据传输率达到将近2Gbps．由于种种原因，且前国内使用的是国外厂商提供的产品，几乎没有自主设计的高性能LVDS核心电路和芯片，而且国外对LVDS高速IO接口的核心电路也是严格保密的．为了不受制于人，我们必须自主研究设计LVDS高速接口电路，芯片及IP核．
接口电路是用来减小数据传输信道对传输信号的畸变的。
它在模拟电话系统，以太网、无线通讯、磁盘读出电路，PCB板到芯片，芯片与芯片间和光纤通信等数据系统中具有广泛的应用。
在接口电路中，线上数据率从最初3Mbps发展到了目前的IGbps以上．制造工艺经历了从双极型工艺，BiCMOS工艺、GaAs工艺、CMOS模拟工艺到CMOS数字工艺的发展．目前低成本的标准CMOS数字工艺是接口电路设计的主流工艺，设计方法也多种多样．接口电路以越来越高的速度，以越来越智能化的工作方式，以与主流工艺数字CMOS工艺兼容的制造工艺不断地向前发展．
国外知名的设计公司都有自己的高速IO单元库，虽然国外关于接口电路这方面的资料比较少，但从国外处理器的高速发展上可以推测出国外公司的接口电路性能是非常高的．国内接口电路的设计则起步较晚，目前的接口电路速度基本都在200MHz以下，这也是限制我国高速微处理器产业发展的一个因素．因此，加大接口电路的研究力度，建立具有自主知识产权的IO单元库，对于集成电路的发展具有重要而深远的意义．
目前，中国电路设计工程师也开始重视LVDS技术的发展，其需求也在飞速发展。
例如银河巨型机的高速互连传输中就采用了LVDS技术。
国内几乎没有自主设计的LVDS核心电路和芯片，使用的基本上都是国外厂商提供的成品，目前只有几家公司在进行LVDS核心电路和芯片的研发工作，因此，推进LVDS接口电路自主研发和应用具有很大的实际意义。
从银河巨型机的高速互连传输使用LVDS技术可以看出，中国电路设计工程师已经开始重视LVDS技术。
但国内几乎没有自主设计的LVDS核心电路和芯片，使用的基本上都是国外厂商提供的成品。
即使有，都仅仅研究领域集中在数据率为2Gbps以下的产品，对于2Gbps以上数据率产品，没有推出。
在高校中，陆续在LVDS高速接口电路上进行了许多理论研究，而且提出了一些接口电路设计方案，但仅停留在2Gbps以下的研究，未见其相关产品的出现。
我国在高速接口电路的研究和产品开发方面已经远远落后于国外。
接口芯片作为总线互连的核心电路应用越来越广泛，必须加大投入，提升研究实力，才能缩小IC行业差距。
1.3LVDS简介
LVDS（LowVoltageDifferentialSignaling）是一种低振幅差分信号技术，LVDS接口又称RS-644总线接口，是20世纪90年代出现的一种数据传输和接口技术，使用的信号幅度约350mV，非常低。
通过一对差分PCB走线或平衡电缆传输数据，具有低功耗、低辐射和高抗噪声等特点。
LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。
LVDS最早是由美国国家半导体公司提出的一种高速信号传输电平，此后，在下列两个标准中作了定义。
IEEEP1596.3标准，主要面向ScalableCoherentInterface定义了LVDS的电特性，还定义了SCI协议中数据包交换时的编码；
ANSITIAEIA.644标准主要定义了LVDS的电特性，并建议了标准推荐的最高数据传输速率是655Mbps。
通常LVDS标准是以后者提供的为准。
2001年又重新修订发表了ANSITIAEIA-644标准，标准的参数如表1.1所示。
表1.1ANSIEIAEIA-644标准表
符号
参数
最小值
最大值
单位
VOD
差模输出电压
250
400
mV
VOS
输出偏移电压
1.125
1.375
V
ΔVOD
VOD变化范围
50
ΔVOS
VOS变化范围
Isa，Isb
输出电流
24
tr
VOD上升时间
0.26
1.5
nS
tf
VOD下降时间
Iin
输入电流
20
μA
Vth
阈电压
±
100
Vin
输入电压
2.4
1.4FPGA简介
FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。
既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
FPGA能完成任何数字器件功能，上至高性能CPU,下至简单ASIC电路，都可以用FPGA来实现。
利用FPGA，工程师可以通过传统的原理图输入法，或是硬件描述语言VHDL自由设计一个数字系统。
通过软件仿真，我们可以事先验证设计的正确性。
在PCB完成以后，还可以利用FPGA在线修改能力，随时修改设计而不必改动硬件电路。
使用FPGA来开发数字电路，可以大大缩短设计时间，减少PCB面积，提高系统的可靠性。
FPGA的这些优点使得FPGA技术在90年代以后得到飞速的发展，同时也大大推动了EDA软件和硬件描述语言（HDL）的进步。
1.5本课题研究内容和安排
论文的研究目标是设计一种高速的LVDS链路，采用FPGA来实现LVDS芯片的控制。
本论文进行了以下几方面的工作：
（1）研究掌握LVDS的国际标准，及其发展趋势；
（2）研究LVDS接口电路的系统架构，制定电路系统结构；
（3）研究FPGA控制下的LDVS接口，实际电路和版图；
（4）研究并串转换电路结构，设计电路和版图；
（5）研究LVDS驱动器电路原理和结构，设计电路和版图；
（6）研究数据缓冲电路以及辅助电路原理和结构，设计电路和版图；
本论文的安排如下：
第一章讲述了本课题研究背景与LVDS研究的必要性以及LVDS的标准定义；
第二章详细介绍高速LVDS接口的原理和FPGA的原理；
第三章主要介绍本设计中的所有硬件电路，包括FPGA、LVDS、驱动器等配置电路，并作出详细的电路图；
第四章详细介绍各种软件的流程，主要是基于VHDL的FPGA控制LVDS芯片的程序流程。
2理论基础
2.1系统整体结构
LVDS高速接口是当前CMOS电路设计中的重要研究课题，它在减小CMOS芯片内外速度差异、实现高速数据传输方面具有独特的优势和作用。
发送电路的主控制器在开关的控制下通过光耦合器接收8位并行数据，数据经LVDS串化器转化为串行数据后，再用驱动器对信号进行加强，然后将信号传送到中继子系统。
控制芯片与LVDS串化器之间的并行数据传输速度为100KBYTESs～1MBYTESs；
本系统与中继子系统间的串行数据传输速度要大于15MBYTESs，传输距离要大于50m；
此外还要将驱动器和中继子系统间的串行数据传输状态通过指示灯显示供观察，而且要求常规测试无误码。
结构框图如图2.1所示：
图2.1系统总体框图
2.2LVDS原理
LVDS（LowVoltageDifferentialSignaling）是一种低振幅差分信号技术，它使用幅度非常低的信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据，它能以高达数千Mbps的速度传送串行数据。
由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低，功耗都几乎不变。
此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。
LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点。
LVDS以其固有的低电压、低功耗和有利于高速传输等特点，越来越成为宽带高速系统设计的首选接口标准。
目前，LVDS技术在对信号完整性、低抖动及共模特性要求较高的高速数据传输系统中得到了越来越广泛的应用。
LVDS的工作原理如图2.2所示，其驱动器由一个恒流源（通常为3.5mA）驱动一对差分信号线组成。
在接收端有一个高的直流输入阻抗（几乎不会消耗电流），所以几乎全部的驱动电流将流经100Q的终端电阻在接收器输入端产生约350mV的电压。
当驱动状态反转时，流经电阻的电流方向改变，于是在接收端产生一个有效的“0”或“1”逻辑状态。
图2.2LVDS工作原理图
LVDS技术之所以能够解决目前IO口的瓶颈，是由于其在速度、噪声、EMI、功耗、成本等方面的优点。
首先，表2.1提供了LVDS与其他几种接口电路的性能对比表格：
表2.1LVDS与其他几种接口电路的性能对比
LVDS
RS-422
PECL
TTL
输出电压振幅（典型值）
350mV
2V
800mV
2.4V
接收器输入阈值
100mV
200mV
1.2V
速度（Mbps）
>
<
30
驱动器传输延迟（最大值）
1.7ns
11ns
4.5ns
NA
接收器传输延迟
2.7ns
30ns
7.0ns
动态损耗
最低
低
高
噪声
综合成本
同为差分传输接口，LVDS与RS-422、PECL相比，在传输速率、功耗、接收灵敏度和成本等方面都有优越性；
与传统的TTLCMOS接口相比，LVDS在高速、低抖动及对共模特性要求较高的数据传输系统中的应用有着巨大的优势。
LVDS具有低功耗、低误码率、低串扰、低辐射和高速的性能。
可见，LVDS之所以成为目前高速IO接口的首选信号形式来解决高速数据传输的限制，就是因为其在传输速度、功耗、抗噪声、EMI等方面具有优势。
1．高速传输能力
在ANSITIAEIA-644定义中的LVDS标准，数据传输率达到了655Gbps，LVDS的恒流源模式、低摆幅输出的工作模式决定着LVDS具有高速驱动能力。
2．低功耗特性
LVDS器件用CMOS工艺实现，能够提供较低的静态功耗；
当恒流源的驱动电流为3.5mA，负载（100Ω终端匹配）的动态功耗仅为1.225mW；
LVDS的功耗是恒定的，不像CMOS收发器的动态功耗那样相对频率而上升。
恒流源模式的驱动设计降低了系统功耗，极大地减小了频率对系统功耗的影响。
虽然当速率较低时，CMOS的功耗比LVDS小，但是随着频率的提高，CMOS的功耗将逐渐增加，最终需要消耗比LVDS更多的功率。
通常，当数据频率在200Mbps左右时，LVDS和CMOS的功耗大致相同，但当今的数据速率已经远远超过了这个值。
3．低电源供电
随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。
降低电源电压不仅可减少高密度集成电路的功率损耗，而且能降低芯片内部的散热压力，有助于提高集成度。
LVDS的驱动器和接收器不依赖于特定的供电电压特性，决定了其在这方面的优势。
4．较强的抗噪声能力
差分信号固有的优点是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减，可消除噪声对信号的影响，LVDS具有较强的抗共模噪声能力。
5．有效地抑制电磁干扰
由于差分信号的极性相反，对外辐射的电磁场可以相互抵消，耦合得越紧密，泄放到外界的电磁能量越少，即降低EMI。
6．时序定位精确
由于差分信号的开关变化位于两个信号的交点，而不像普通单端信号依靠高低两个阈值电压判断，受工艺和温度的影响小，能降低时序上的误差，有利于高速数字信号的有效传输。
7．适应地平面电压变化范围大
LVDS接收器可以承受至少±
1V的驱动器与接收器之间的地的电压变化。
由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器的偏置电压以及轻度耦合到的噪声之和，在接收器的输入端，相对于驱动器的地是共模电压。
当摆幅不超过400mV时，这个共模范围是+0.22V～+2.2V，一般情况下，接收器的输入电压范围可在0V～+2.4V内变化。
LVDS的上述特点，使得HyperTansport（byAMD），Infmiband（byIntel），PCI．Express（byIntel）等第三代IPO总线标准（3GIO）不约而同地将低压差分信号（LVDS）作为下一代高速信号电平标准。
所以，在长线传输中采用LVDS作为设计的传输信号，可以实现低功耗、低误码率、低串扰、低辐射和高速的数据传输，是设计所必需的。
我们采用FPGA为整个控制中心，然后控制LVDS串化器芯片是DS92LV1023芯片来实现并行到串行的高速转换。
DS92LV1023是可将10位并行COMS或TTL数据转换为具有内嵌时钟的告诉串行差分数据流的串化器。
其内部锁相环可以从随机数据中重建并行时钟；
发送始终为40-60MHz，BLVDS总线数据传输速率最高为660Mbps;
发送时钟频率在66MHz时，芯片组功耗小区5000mW；
可编程时钟触发沿；
基于信号的芯片管脚布局，简化了不限难度；
具有同步模式和锁定指示；
采用28脚SSOP封装。
2.3FPGA结构和特点
2.3.1FPGA的结构
FPGA是英文FieldProgrammableGateArray的缩写，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。
对PROM、EPROM、E2PROM熟悉的人都知道这些可编程器件的可编程原理是通过加高压或紫外线导致三极管或MOS管内部的载流子密度发生变化，实现所谓的可编程，但是这些器件或只能实现单次可编程或编程状态难以稳定。
FPGA则不同，它采用了逻辑单元阵列LCA（LogicCellArray）这样一个新概念，内部包括可配置逻辑模块CLB（ConfigurableLogicBlock）、输出输入模块IOB（InputOutputBlock）和内部连线（Interconnect）三个部分。
FPGA的可编程实际上是改变了CLB和IOB的触发器状态，这样，可以实现多次重复的编程由于FPGA需要被反复烧写，它实现组合逻辑的基本结构不可能像ASIC那样通过固定的与非门来完成，而只能采用一种易于反复配置的结构。
查找表可以很好地满足这一要求，目前主流FPGA都采用了基于SRAM工艺的查找表结构，也有一些军品和宇航级FPGA采用Flash或者熔丝与反熔丝工艺的查找表结构。
通过烧写文件改变查找表内容的方法来实现对FPGA的重复配置。
根据数字电路的基本知识可以知道，对于一个n输入的逻辑运算，不管是与或非运算还是异或运算等等，最多只可能存在2n种结果。
所以如果事先将相应的结果存放于一个存贮单元，就相当于实现了与非门电路的功能。
FPGA的原理也是如此，它通过烧写文件去配置查找表的内容，从而在相同的电路情况下实现了不同的逻辑功能。
查找表（Look-Up-Table）简称为LUT，LUT本质上就是一个RAM。
目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的RAM。
当用户通过原理图或HDL语言描述了一个逻辑电路以后，PLDFPGA开发软件会自动计算逻辑电路的所有可能结果，并把真值表（即结果）事先写入RAM，这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。
加电时，FPGA芯片将EPROM中数据读入片内编程RAM中，配置完成后，FPGA进入工作状态。
掉电后，FPGA恢复成白片，内部逻辑关系消失，因此，FPGA能够反复使用。
FPGA的编程无须专用的FPGA编程器，只须用通用的EPROM、PROM编程器即可。
这样，同一片FPGA，不同的编程数据，可以产生不同的电路功能。
因此，FPGA的使用非常灵活。
如前所述，FPGA是由存放在片内的RAM来设置其工作状态的，因此工作时需要对片内RAM进行编程。
用户可根据不同的配置模式，采用不同的编程方式。
XilinxFPGA的常用配置模式有5类：
主串模式、从串模式、SelectMAP模式、Desktop配置和直接SPI配置。
FPGA芯片结构目前主流的FPGA是基于查找表技术的，已经远远超出了先前版本的基本性能，并且整合了常用功能（如RAM、时钟管理和DSP）的硬核（ASIC型）模块。
如图2.3所示（注：
下图只是一个示意图，实际上每一个系列的FPGA都有其相应的内部结构），FPGA芯片主要由6部分完成，分别为：
可编程输入输出单元、基本可编程逻辑单元、完整的时钟管理、嵌入块式RAM、丰富的布线资源、内嵌的底层功能单元和内嵌专用硬件模块。
图2.3FPGA芯片内部结构
每个模块的功能如下：
1．可编程输入输出单元（IOB）
可编程输入输出单元简称IO单元，是芯片与外界电路的接口部分，完成不同电气特性下对输入输出信号的驱动与匹配要求，其示意结构如图2.4所示。
FPGA内的IO按组分类，每组都能够独立地支持不同的IO标准。
通过软件的灵活配置，可适配不同的电气标准与IO物理特性，可以调整驱动电流的大小，可以改变上、下拉电阻。
目前，IO口的频率也越来越高，一些高端的FPGA通过DDR寄存器技术可以支持高达2Gbps的数据速率。
图2.4IOB内部结构
外部输入信号可以通过IOB模块的存储单元输入到FPGA的内部，也可以直接输入FPGA内部。
当外部输入信号经过IOB模块的存储单元输入到FPGA内部时，其保持时间（HoldTime）的要求可以降低，通常默认为0。
为了便于管理和适应多种电器标准，FPGA的IOB被划分为若干个组（bank），每个bank的接口标准由其接口电压VCCO决定，一个bank只能有一种VCCO，但不同bank的VCCO可以不同。
只有相同电气标准的端口才能连接在一起，VCCO电压相同是接口标准的基本条件。
2．可配置逻辑块（CLB）
CLB是FPGA内的基本逻辑单元。
CLB的实际数量和特性会依器件的不同而不同，但是每个CLB都包含一个可配置开关矩阵，此矩阵由4或6个输入、一些选型电路（多路复用器等）和触发器组成。
开关矩阵是高度灵活的，可以对其进行配置以便处理组合逻辑、移位寄存器或RAM。
在ALTERA公司的FPGA器件中，CLB由多个（一般为4个或2个）相同的Slice和附加逻辑构成，如图2.5所示。
每个CLB模块不仅可以用于实现组合逻辑、时序逻辑，还可以配置为分布式RAM和分布式ROM。
图2.5典型的CLB结构示意图
3．数字时钟管理模块（DCM）
业内大多数FPGA均提供数字时钟管理（赛灵思公司的全部FPGA均具有这种特性）。
赛灵思公司推出最先进的FPGA提供数字时钟管理和相位环路锁定。
相位环路锁定能够提供精确的时钟综合，且能够降低抖动，并实现过滤功能。
4．嵌入式块RAM（BRAM）
大多数FPGA都具有内嵌的块RAM，这大大拓展了FPGA的应用范围和灵活性。
块RAM可被配置为单端口RAM、双端口RAM、内容地址存储器（CAM）以及FIFO等常用存储结构。
RAM、FIFO是比较普及的概念，在此就不冗述。
CAM存储器在其内部的每个存储单元中都有一个比较逻辑，写入CAM中的数据会和内部的每一个数据进行比较，并返回与端口数据相同的所有数据的地址，因而在路由的地址交换器中有广泛的应用。
除了块RAM，还可以将FPGA中的LUT灵活地配置成RAM、ROM和FIFO等结构。
在实际应用中，芯片内部块RAM的数量也是选择芯片的一个重要因素。
5．丰富的布线资源
布线资源连通FPGA内部的所有单元，而连线的长度和工艺决定着信号在连线上的驱动能力和传输速度。
FPGA芯片内部有着丰富的布线资源，根据工艺、长度、宽度和分布位置的不同而划分为４类不同的类别。
第一类是全局布线资源，用于芯片内部全局时钟和全局复位置位的布线；
第二类是长线资源，用以完成芯片Bank间的高速信号和第二全局时钟信号的布线；
第三类是短线资源，用于完成基本逻辑单元之间的逻辑互连和布线；
第四类是分布式的布线资源，用于专有时钟、复位等控制信号线。
6．底层内嵌功能单元
内嵌功能模块主要指DLL（DelayLockedLoop）、PLL（PhaseLockedLoop）、DSP等软处理核（SoftCore）。
现在越来越丰富的内嵌功能单元，使得单片FPGA成为了系统级的设计工具，使其具备了软硬件联合设计的能力，逐步向SOC平台过渡。
DLL和PLL具有类似的功能，可以完成时钟高精度、低抖动的倍频和分频，以及
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