数字逻辑复习题.docx
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数字逻辑复习题
数字逻辑复习提要
一、选择题
1.若ABCDEFGH为最小项，则它有逻辑相邻项个数为（）
A.8B.82C.28D.16
2.如果编码0100表示十进制数4，则此码不可能是（）
A.8421BCD码B.5211BCD码C.2421BCD码D.余3循环码
3.构成移位寄存器不能采用的触发器为（）
A.R-S型B.J-K型C.主从型D.同步型
4.555定时器构成的单稳态触发器输出脉宽tw为（）
A.1.3RCB.1.1RCC.0.7RCD.RC
5.以下PLD中，与、或阵列均可编程的是（）器件。
A.PROMB.PALC.PLAD.GAL
6．函数F（A,B,C,D）=∑m（1,3,4,6,8,10），它的卡诺图如右图所示。
函数的最简与或表达式F=。
A．
B．
C．
D．
7．组合电路是指组合而成的电路。
A．触发器B．门电路C．计数器D．寄存器
8．电路如右图所示，经CP脉冲作用后，欲使Qn+1=Q，则A，B输入应为。
A．A=0，B=0B．A=1，B=1
C．A=0，B=1D．A=1，B=0
9．一位十进制计数器至少需要个触发器。
A．3B．4C．5D．10
10．n个触发器构成的扭环计数器中，无效状态有个。
A．nB．2nC．2n-1D．2n-2n
11．GAL器件的与阵列，或阵列。
A．固定，可编程B．可编程，可编程
C．固定，固定D．可编程，固定
12．下列器件中是现场片。
A．触发器B．计数器C．EPROMD．加法器
13．IspLSI器件中，缩写字母GLB是指。
A．全局布线区B．通用逻辑块C．输出布线区D．I/O单元
14．在下列逻辑部件中，不属于组合逻辑部件的是。
A．译码器B．编码器C．全加器D．寄存器
15．八路数据选择器，其地址输入端（选择控制段）有个。
A．8B．2C．3D．4
16．为将D触发器转换为T触发器，下图所示电路虚线框内应是。
A．或非门
B．与非门
C．异或门
D．同或门
17．用n个触发器构成计数器，可得到最大计数摸是。
A．nB．2nC．2nD．2n-1
18．
（A）ABC（B）A+B+C（C）
（D）
19．或非门构成的基本RS触发器，输入端SR的约束条件是（）
（A）SR=0（B）SR=1（C）
（D）
20．一个T触发器，在T=1时，来一个时钟脉冲后，则触发器（）。
（A）保持原态（B）置0（C）置1（D）翻转
21．在CP作用下，欲使D触发器具有Qn+1=
的功能，其D端应接（）
（A）1（B）0（C）
（D）
22．比较两个两位二进制数A=A1A0和B=B1B0，当A>B时输出F=1，则F的表达式是（）。
（A）
（B）
（C）
（D）
23.下列电路中属于数字电路的是（ ）。
A.差动放大电路 B.集成运放电路
C.RC振荡电路 D.逻辑运算电路
24.余3码10001000对应的2421码为（ ）。
A.01010101 B.10000101
C.10111011 D.11101011
25.表示任意两位十进制数，需要（ ）位二进制数。
A.6 B.7
C.8 D.9
26.n个变量可以构成（ ）个最大项。
A.n B.2n
C.2n D.2n-1
27.下列触发器中，没有约束条件的是（ ）。
A.主从R-S触发器 B.基本R-S触发器
C.主从J-K触发器 D.以上均有约束条件
28.组合逻辑电路中的险象是由于（ ）引起的。
A.电路未达到最简 B.电路有多个输出
C.电路中的时延 D.逻辑门类型不同
29.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ ）。
A.状态数目更多 B.状态数目更少
C.触发器更多 D.触发器一定更少
30.用0011表示十进制数2，则此码为（ ）。
A.余3码 B.5421码
C.余3循环码 D.格雷码
31.函数F（A,B,C,D）=∑m（1,3,4,6,8,10），它的卡诺图如右图所示。
函数的最简与或表达式F=（）。
A．
B．
C．
D．
32.组合电路是指（）组合而成的电路。
A．触发器B．门电路
C．计数器D．寄存器
33.八路数据分配器，其地址输入（选择控制）端有（）个。
A．1B．2
C．3D．8
34.555定时器构成的单稳态触发器输出脉宽tw为。
A.1.3RCB.1.1RC
C.0.7RCD.RC
35.下列触发器中，没有约束条件的是（ ）。
A.主从R-S触发器 B.基本R-S触发器
C.主从J-K触发器 D.以上均有约束条件
36.实现两个四位二进制数相乘的组合电路，应有（ ）个输出函数。
A.4 B.8
C.10 D.12
37.组合逻辑电路中的险象是由于（ ）引起的。
A.电路未达到最简 B.电路有多个输出
C.电路中的时延 D.逻辑门类型不同
38.实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（）。
A.状态数目更多 B.状态数目更少
C.触发器更多 D.触发器一定更少
39.用0011表示十进制数2，则此码为（ ）。
A.余3码 B.2421码
C.余3循环码 D.格雷码
40.标准与或式是由（ ）构成的逻辑表达式。
A.与项相或 B.最小项相或
C.最大项相与 D.或项相与
41.J-K触发器在CP时钟脉冲作用下，要使得Q（n+1）=Qn，则输入信号必定不会为（ ）。
A.J=K=0 B.J=Q,K=
C.J=0,K=
D.J=Q,K=0
42.设计一个五位二进制码的奇偶位发生器电路（偶校验码），需要（ ）个异或门。
A.2 B.3
C.4 D.5
43.A⊕1⊕0⊕1⊕1⊕0⊕1=（ ）。
A.A B.
C.0 D.1
44.表示任意两位无符号十进制数需要（）二进制数。
A．6B．7C．8D．9
45.余3码10001000对应的2421码为（）。
A．01010101B．10000101C．10111011D．11101011
46．补码1.1000的真值是（）。
A．+1.0111B．-1.0111C．-0.1001D．-0.1000
47．标准或-与式是由（）构成的逻辑表达式。
A．与项相或B．最小项相或C．最大项相与D．或项相与
48．下列四种类型的逻辑门中，可以用（）实现三种基本运算。
A．与门B．或门
C．非门D．与非门
49．将D触发器改造成T触发器，下图所示电路中的虚线框内应是（）。
A．或非门B．与非门C．异或门D．同或门
50．实现两个四位二进制数相乘的组合电路，应有（）个输出函数。
A．8B.9C.10D.11
51．要使JK触发器在时钟作用下的次态与现态相反，JK端取值应为（）。
A．JK=00B．JK=01C．JK=10D．JK=11
52．设计一个四位二进制码的奇偶位发生器（假定采用偶检验码），需要（）个异或门。
A．2B.3C.4D.5
53．一个3：
8线的地址译码器（74LS138），其控制信G1、
、
的组合为_____时才对输入进行译码。
A.110B.101C.111D.100
54．逻辑函
，当变量的取值为_____时，将出现竞争冒险现象。
A．B=C=1B．B=C=0C．A=1，C=0D．A=0，B=0
55．下列逻辑函数中，与（A+B）（A+C）等价的是_____。
A.F=ABB．F=A+BC．A+BCD．F=B+C
56．函数F=
+AB转换成或非－或非式为（ ）
A．
B．
C．
D．
57．图示ROM阵列逻辑图，当地址为A1A0=10时，该字单元的内容为（）
A．1l10
B．0111
C．1010
D．0100
58．下列时序电路的状态图中，具有自启动功能的是（）
59．在下列电路中不是组合逻辑电路的是（）
A、译码器B、编码器C、全加器D、寄存器
60．EPROM的与阵列（），或阵列（）。
A．固定，可编程B．可编程，固定
C．固定，固定D．可编程，可编程
61．一个十进制计数器至少需要（）个触发器。
A．3B．4
C．5D．10
62．下列表达式中不存在竞争冒险的有（）。
A．Y=
+ABB．Y=AB+
C
C．Y=AB
+ABD．Y=（A+
）A
63．ISP技术的特点是________。
A．必须用编程器B．不可反复编程
C．成为产品后不可再改变D．系统在线工作过程中可以编程
64．PROM、PLA、PAL三种可编程器件中，______是可编程的。
A．PROM的或门阵列B．.PAL的与门阵列
C．PAL的与门阵列或门阵列D．PROM的与门阵列
65.下面关于VHDL的说法错误的是______。
A．VHDL是一种硬件描述语言
B．一个VHDL语言程序包含实体、结构体、包集合、库、配置五部分
C．VHDL描述结构体功能有数据流描述、结构描述、行为描述3种方法
D．VHDL中必须的元素是实体和库，二者须同时使用
66．下列四个数中最大的数是（）
A．（AF）16B．（001010000010）8421BCD
C．（10100000）2D．（198）10
67．将代码（10000011）8421BCD转换成二进制数为（ ）
A．（01000011）2B．（01010011）2
C．（10000011）2D．（000100110001）2
68．N个变量的逻辑函数应该有最小项（ ）
A．2n个B．n2个
C．2n个D．（2n-1）个
69．下列关于异或运算的式子中，不正确的是（）
A．A
A=0B．
=0
C．A
0=AD．A
1=
70．下图所示逻辑图输出为“1”时，输入变量（ ）
ABCD取值组合为
A．0000
B．0101
C．1110
D．1111
71．下列各门电路中，（）的输出端可直接相连，实现线与。
A．一般TTL与非门B．集电极开路TTL与非门
C．一般CMOS与非门D．一般TTL或非门
72．
在四变量卡诺图中有（）个小格是“1”
A．13B．12
C．6D．5
73．对于钟控RS触发器，若要求其输出“0”状态不变，则输入的RS信号应为（）
A．RS=X0B．RS=0X
C．RS=X1D．RS=1X
74．JK触发器在CP脉冲作用下，欲使
，则输入信号必定不为（）。
A．
B．
，
C．
，
D．
，
75．Moore型时序电路的输出_____。
A．与当前输入有关B．与当前状态有关
C．与当前输入和状态都有关D．与当前输入和状态都无关
76．PAL是指______。
A．可编程逻辑阵列B．可编程阵列逻辑
C．通用阵列逻辑D．只读存储器
77．ispLSI器件中,GRP是指________。
A．全局布线区B．通用逻辑块
C．输出布线区D．输入输出单元
78.GAL是。
A．随机读写存储器B．可编程逻辑阵列
C．通用阵列逻辑D．现场可编程门阵列
79.EPROM的与阵列，或阵列。
A．固定，可编程B．可编程，固定
C．固定，固定D．可编程，可编程
80.在ispLSI器件中，GRP是指。
A．全局布线区B．通用逻辑块
C．输出布线区D．输入输出单元
二、填空题
1.（3AD.08）16=（_________）10=（_____）8
2.CMOS的最基本的逻辑单元是由_________和_________按照互补对称形式连接起来构成的。
3.二值逻辑中，变量的取值不表示_________，而是指______。
4.描述时序电路的逻辑表达式为_________、_____和驱动方程。
5.用组合电路构成多位二进制数加法器有_________和_____二种类型。
6.十进制数（119）10转换为八进制数是，二进制数（0011101010110100）2转换成十六进制数是。
7.组合逻辑电路在结构上不存在输出到输入的通路，因此输出状态不影响状态。
8.译码器的逻辑功能是将某一时刻的输入信号译成唯一的输出信号，因此通常称为译码器。
9.按照数据写入方式特点的不同，ROM可分为掩膜ROM，_________，_________。
10.时序逻辑电路的特点是，任意时刻的输出不仅取决于该时刻的输入信号，而且还与电路有关，因此时序逻辑电路具有功能。
11.一个ROM的存储矩阵有64行、64列，则存储矩阵的存储容量为个存储。
12.低密度的PLD由输入缓冲器、、、输出缓冲器四部分功能电路组成。
13.十进制数（0.7875）10转换成八进制数是，十六进制数（1C4）16转换成十进制数是。
14.伴随着器件出现，逻辑函数的表示方法开始使用法。
15.门电路的输入、输出高电平赋值为，低电平赋值为，这种关系是负逻辑关系。
16.组合逻辑电路的输出只与当时的状态有关，而与电路的输入状态无关。
17.实现译码功能的组合逻辑电路称为，用来完成编码工作的组合逻辑电路称为。
18.时序逻辑电路的输出不仅和有关，而且和有关。
19.PLA是将ROM中的地址译码器改为发生器的一种可编程逻辑器件，其均可编程。
20.数字ISP逻辑器件有、、ispGAL三类。
21.十进制数（0.7875）10转换成八进制数是，十六进制数（1C4）16转换成十进制数是。
22.Moore和型时序电路的本质区别是。
23.逻辑门电路的输入端个数称为它的（ ）系数，门电路带同类门数量的多少称为它的（ ）系数。
24.组合逻辑电路在任意时刻的（）取决于（ ）。
25.设计多输出组合逻辑电路时，只有充分考虑（ ），才能使电路达到（）。
26.Mealy型时序逻辑电路的输出是（ ）的函数，Moore型时序逻辑电路的输出是（ ）的函数。
27.化简完全确定（）引用了状态（ ）的概念。
28.一个Mealy型“0011”序列检测器的最简状态表中包含（）个状态，电路中有（）个触发器。
29.消除组合逻辑电路中险象的常用方法有增加惯性延时环节、（ ）和（ ）三种。
30.时序逻辑电路按其状态改变是否受统一时种信号控制，可将其分为（ ）和（ ）两种类型。
31．（00101001）2=（）16=（）BCD
32．锁存器或触发器在电路上具有两个稳定的物理状态，我们把输入信号变化之前的状态称为________，输入信号变化后的状态称为________。
33．逻辑电路中存在竞争现象。
我们通常，把不产生错误输出的竞争称为________，导致错误输出的竞争称为________。
34．PLD称为________，它是有与阵列和________组成的可编程阵列组成。
35.时序逻辑电路的输出不仅和_______有关，而且和______有关。
36.时序逻辑电路按照其状态的改变方式不同，分为________电路和________电路。
37.门电路的输入、输出高电平赋值为____，低电平赋值为____，这种关系称为负逻辑关系。
38.ROM由地址译码器，__________，__________三部分功能电路组成。
39．组合逻辑电路在结构上不存在输出到输入的通路，因此输出状态不影响状态。
40．二值逻辑中，变量的取值不表示_________，而是指________。
三、分析题与应用题
1．设计一个“1101”序列检测器，其典型输入、输出序列如下：
输入x：
010*********
输出z：
000000100100
要求1）画出Mealy型状态图
2）画出Moore型状态图
3）请回答构造给定电路各需要几个触发器
2．用3-8译码器和与非门实现全加器的功能
3．已知某同步时序逻辑电路状态转移图如下图所示，要求：
1．采用D触发器，列出状态转移真值表。
2．
X/Z
写出激励方程表达式和输出函数表达式。
3．
1/0
画出逻辑电路图。
Q2Q1
0/0
1/1
1/0
0/1
0/0
0/0
1/0
4．分析ROM存贮矩阵连线图，写出输出各函数的标准表达式，指出电路逻辑功能。
5.用公式和定理化简
Y（A，B，C，D）=
6．已知逻辑函数
F（A，B，C，D）＝∑m（2，3，9，11，12）+∑d（5，6，7，8，10，13）
（1）将函数移植到卡诺图上。
（2）化简求出最简“与-或”表达式。
（3）化简求出最简“或-与”表达式。
7．用代数法将逻辑函数F化简为最简“与或”表达式。
8．分析下图所示逻辑电路的功能，并请用异或门完成该功能。
9．设计一个组合电路，用来判断输入的四位8421BCD码A,B,C,D当其值大于或等于5时，输出为1，反之输出为0
10．用VHDL语言设计一个十六进制的计数器，该计数器在输入时钟信号CLK作用下，实现十六进制计数。
11．某机床共有4个电气开关（断为0，通为1），每一开关控制一个机器动作，生产某零件需8道工序，每道工序的开关通断列表如下，要求设计开关K2的组合电路，写出K2的方程，并用一块3-8线译码器（74LS138）及适当门电路实现。
工序
开关
K3K2K1K0
0
1
2
3
4
5
6
7
0011
1000
0110
0101
1010
1100
1011
0100
12．用D触发器设计按循环码（000→001→011→111→101→100→000）规律工作的六进制同步计数器
13．分析下图所示用8路数据选择器构成的逻辑电路，写出逻辑表达式。
14．分析下图所示的逻辑电路，要求：
（1）指出在哪些输入取值下，输出F的值为1。
（2）改用异或门实现该电路的逻辑功能。
15．设计一个组合电路，用来判断输入的四位8421BCD码A,B,C,D当其值大于或等于5时，输出为1，反之输出为0
16．用T触发器作为存储元件，设计一个采用8421码的十进制加1计数器。
17．分析电路，写出驱动方程并根据输入画出波形Q1、Q2（设Q1、Q2初态为0）。
18．逻辑电路的输入A、B、C波形和输出F波形之间的关系如下图所示。
列出真值表；
写出函数F的逻辑表达式；
要求采用最少门电路，画出满足该波形图的逻辑电路图。
19．分析下图所示电路的逻辑功能。
20．同步时序逻辑电路状态转移图如右图所示。
采用D触发器，列出状态转移表；
写出激励方程表达式；
画出逻辑电路图。
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